针对仲裁器PUF的可靠性自检电路与可靠性增强方法与流程

本发明涉及电路设计与信息安全领域，具体涉及一种针对仲裁器puf的可靠性自检电路与可靠性增强方法。

背景技术：

嵌入式系统内部普遍采用了各种密码算法来对数据进行加密保护和安全认证，而密钥的安全尤为重要。然而，由于密钥一般存储于非易失性存储器中，攻击者可以采用物理探测直接获取存储器中的密钥，极大的威胁到了整个信息系统的安全。因此，现在一般采取一种有效的防护方式，即物理不可克隆函数(puf)来产生与存储密钥，利用其不可克隆的特性来防止密钥被窃取。

对此，研究人员提出了各种puf电路结构，包括基于仲裁器的puf电路、基于环路振荡器的puf电路、基于开关电容的puf电路等。然而，由于密码算法中的密钥必须是极为可靠、稳定且分布均匀的，而puf电路由于其特殊构造，输出不可避免会受到环境因素的影响(温度、电压等)，因此，包括仲裁器puf在内的现有puf均无法直接用作密钥产生，后续需要采用各种纠错机制来从puf噪声数据中提取稳定密钥，例如采用模糊提取器、索引校正子技术或者模式匹配等。然而，采用纠错机制会带来一些明显的问题：

1)纠错过程需要很大的执行开销，给资源受限的嵌入式系统带来极大负担；

2)纠错技术需要产生一种公开的辅助信息来恢复原始密钥，但辅助信息会泄露密钥的部分信息；

3)puf的输出响应需要直接输入到纠错模块，由于纠错模块与puf模块往往是分离的，这为物理探测攻击提供了可能。

因此，仲裁器puf虽然是一种常见的puf电路，具有广泛的应用前景，但现有的针对仲裁器puf的可靠性增强机制均只能在一定程度上增加puf输出的可靠性，后续仍然需要采用纠错技术来提取稳定密钥。

技术实现要素：

本发明的目的就是针对上述技术的不足，提供一种针对仲裁器puf的可靠性自检电路与可靠性增强方法，使仲裁器puf输出的比特错误率达到10^-9以下，并且具有良好的唯一性和偏置特性，能够直接应用于密钥产生而不需再采用任何纠错模块。

为实现上述目的，本发明所设计的针对仲裁器puf的可靠性自检电路，包括与外部电路相连的仲裁器puf电路，所述仲裁器puf电路包括判决产生0/1响应的仲裁器模块及与均与所述仲裁器模块连接的第一延迟链和第二延迟链，所述第一延迟链和第二延迟链均通过n个开关延迟模块级联形成，所述仲裁器模块的输出端连有可靠性标志产生模块，其特征在于：在所述仲裁器puf电路内部嵌入自测试模块和产生控制信号控制所述仲裁器puf电路工作的控制逻辑产生模块，所述自测试模块包括第一二选二多路选择器、第二二选二多路选择器、第一二选一多路选择器和第二二选一多路选择器，所述第一二选二多路选择器的两个输入端分别与所述第一延迟链和第二延迟链相连，所述第一二选二多路选择器的两个输出端分别与所述第二二选二多路选择器的两个输入端相连，所述第一二选一多路选择器的两个输入端分别与所述第一延迟链和所述第二二选二多路选择器的一个输出端相连，所述第二二选一多路选择器的两个输入端分别与所述第二延迟链和所述第二二选二多路选择器的另一个输出端相连，所述第一二选一多路选择器和第二二选一多路选择器的输出端均与所述仲裁器模块的输入端相连，所述第一二选二多路选择器与第二二选二多路选择器之间的一条连接链上设有附加延迟单元。

优选地，所述可靠性标志产生模块包括输出响应寄存器、可靠性标志寄存器、第一一路至二路数据分配器、第二一路至二路数据分配器、同或逻辑模块和第三二选一多路选择器，所述仲裁器模块与所述第一一路至二路数据分配器的输入端相连，所述第一一路至二路数据分配器的一个输出端与所述输出响应寄存器相连，另一个输出端与所述第二一路至二路数据分配器的输入端相连，所述第二一路至二路数据分配器的一个输出端与所述第三二选一多路选择器的一个输入端相连，所述第二一路至二路数据分配器的另一个输出端与所述可靠性标志寄存器的输出端经过所述同或逻辑模块与所述第三二选一多路选择器的另一个输入端相连，所述第三二选一多路选择器的输出端与所述可靠性标志寄存器相连。

一种针对仲裁器puf的可靠性自检电路的可靠性增强方法，包括如下步骤：

a)外部电路输入激励信号ci，所述控制逻辑产生模块产生相应控制信号，其中所述第一二选二多路选择器和第二二选二多路选择器对应控制信号k，所述第一二选一多路选择器和第二二选一多路选择器对应控制信号s；

b)使s＝0，所述第一二选一多路选择器与所述第一延迟链的链接连通，所述第二二选一多路选择器与所述第二延迟链的链接连通，所述附加延迟单元不接入所述第一延迟链或第二延迟链中，所述仲裁器puf电路处于正常工作模式，所述仲裁器模块对所述第一延迟链和第二延迟链的延迟信息进行仲裁，产生响应ri，此时所述可靠性标志产生模块内部的所述第一一路至二路数据分配器接通与所述输出响应寄存器相连的输出端，所述响应ri存储在所述输出响应寄存器内；

c)使s＝1且k＝1，所述第一二选一多路选择器与所述第二二选二多路选择器一个输出端的链接连通，所述第二二选一多路选择器与所述第二二选二多路选择器另一个输出端的链接连通，所述第一二选二多路选择器和第二二选二多路选择器内部均平行连接，所述附加延迟单元接入到所述第一延迟链和第二延迟链的其中一条上，所述仲裁器puf电路进入测试模式，所述仲裁器模块对所述第一延迟链和第二延迟链的延迟信息进行仲裁之后产生测试输出ti1，此时所述可靠性标志产生模块内部的所述第一一路至二路数据分配器接通与所述第二一路至二路数据分配器相连的输出端，所述第二一路至二路数据分配器接通与所述第三二选一多路选择器相连的输出端，所述第三二选一多路选择器接通与所述可靠性标志寄存器相连的输入端，将所述测试输出ti1存储在所述可靠性标志寄存器内；

d)使s＝1且k＝0，所述第一二选一多路选择器与所述第二二选二多路选择器一个输出端的链接连通，所述第二二选一多路选择器与所述第二二选二多路选择器另一个输出端的链接连通，所述第一二选二多路选择器和第二二选二多路选择器内部均交叉连接，所述附加延迟单元接入到所述第一延迟链和第二延迟链的另一条上，所述仲裁器puf电路仍处于测试模式，所述仲裁器模块对所述第一延迟链和第二延迟链的延迟信息进行仲裁之后产生测试输出ti2，此时所述可靠性标志产生模块内部的所述第一一路至二路数据分配器接通与所述第二一路至二路数据分配器相连的输出端，所述第二一路至二路数据分配器接通与所述同或逻辑模块相连的输出端，所述第三二选一多路选择器选择与所述同或逻辑模块相连的输入端，所述测试输出ti2与所述可靠性标志寄存器在所述步骤c)中储存的ti1同或之后产生可靠性标志信号rvi并存储在所述可靠性标志寄存器内；

e)所述外部电路读取所述步骤b)中的响应ri和对应的所述步骤d)中的可靠性标志信号rvi；

f)所述外部电路改变激励信号为ci+1，重复所述步骤a)～步骤e)，读取相应的响应ri+1和可靠性标志信号rvi+1；

g)不断改变激励信号，重复所述步骤f)，取得激励信号c、响应r和可靠性标志信号rv的集合(c，r，rv)，所述外部电路即可提取可靠性标志信号rv为1的响应r构建密钥，丢弃可靠性标志信号rv为0的响应r。

本发明与现有技术相比，具有以下优点：

1、使仲裁器puf输出的比特错误率达到10^-9以下，并且具有良好的唯一性和偏置特性，能够直接应用于密钥产生而不需再采用任何纠错模块；

2、只采用一个附加延迟单元分别接入上下两路延迟链中，因此能确保附加延迟的对称，同时，当puf处于响应输出模式时，自测试模块被旁路，两路延迟链的延迟差直接输入仲裁器，避免了由于自测试模块布线不对称所引起的puf响应误差。

附图说明

图1为本发明针对仲裁器puf的可靠性自检电路的结构示意图；

图2为图1中可靠性标志产生模块的结构示意图；

图3为响应产生电路的示意图；

图4为测试输出ti1产生电路的示意图；

图5为测试输出ti2产生电路的示意图；

图6为可靠密钥提取过程示意图。

图中各部件标号如下：

仲裁器模块1、第一延迟链2、第二延迟链3、开关延迟模块4、可靠性标志产生模块5、自测试模块6、第一二选二多路选择器7、第二二选二多路选择器8、第一二选一多路选择器9、第二二选一多路选择器10、附加延迟单元11、输出响应寄存器12、可靠性标志寄存器13、第一一路至二路数据分配器14、第二一路至二路数据分配器15、同或逻辑模块16、第三二选一多路选择器17。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明。

如图1所示，本发明针对仲裁器puf的可靠性自检电路，包括与外部电路相连的仲裁器puf电路，仲裁器puf电路包括判决产生0/1响应的仲裁器模块1及与均与仲裁器模块1连接的第一延迟链2和第二延迟链3，第一延迟链2和第二延迟链3均通过n个开关延迟模块4级联形成，仲裁器模块1的输出端连有可靠性标志产生模块5，在仲裁器puf电路内部嵌入自测试模块6和产生控制信号控制仲裁器puf电路工作的控制逻辑产生模块，自测试模块6包括第一二选二多路选择器7、第二二选二多路选择器8、第一二选一多路选择器9和第二二选一多路选择器10，第一二选二多路选择器7的两个输入端分别与第一延迟链2和第二延迟链3相连，第一二选二多路选择器7的两个输出端分别与第二二选二多路选择器8的两个输入端相连，第一二选一多路选择器9的两个输入端分别与第一延迟链2和第二二选二多路选择器8的一个输出端相连，第二二选一多路选择器10的两个输入端分别与第二延迟链3和第二二选二多路选择器8的另一个输出端相连，第一二选一多路选择器9和第二二选一多路选择器10的输出端均与仲裁器模块1的输入端相连，第一二选二多路选择器7与第二二选二多路选择器8之间的一条连接链上设有附加延迟单元11。

如图2所示，可靠性标志产生模块5包括输出响应寄存器12、可靠性标志寄存器13、第一一路至二路数据分配器14、第二一路至二路数据分配器15、同或逻辑模块16和第三二选一多路选择器17，仲裁器模块1与第一一路至二路数据分配器14的输入端相连，第一一路至二路数据分配器14的一个输出端与输出响应寄存器12相连，另一个输出端与第二一路至二路数据分配器15的输入端相连，第二一路至二路数据分配器15的一个输出端与第三二选一多路选择器17的一个输入端相连，第二一路至二路数据分配器15的另一个输出端与可靠性标志寄存器13的输出端经过同或逻辑模块16与第三二选一多路选择器17的另一个输入端相连，第三二选一多路选择器17的输出端与可靠性标志寄存器13相连。

本实施例针对仲裁器puf的可靠性自检电路的可靠性增强方法，包括如下步骤：

a)外部电路输入激励信号ci，控制逻辑产生模块产生相应控制信号，其中第一二选二多路选择器7和第二二选二多路选择器8对应控制信号k，第一二选一多路选择器9和第二二选一多路选择器10对应控制信号s；

b)使s＝0，如图3所示，第一二选一多路选择器7与第一延迟链2的链接连通，第二二选一多路选择器8与第二延迟链3的链接连通，附加延迟单元11不接入第一延迟链2或第二延迟链3中，仲裁器puf电路处于正常工作模式，仲裁器模块1对第一延迟链2和第二延迟链3的延迟信息进行仲裁，产生响应ri，此时可靠性标志产生模块5内部的第一一路至二路数据分配器14接通与输出响应寄存器12相连的输出端，响应ri存储在输出响应寄存器12内，，具体而言，假设第一延迟链2对输入信号的延迟时间为t1，第二延迟链3对输入信号的延迟时间为t2，延迟差值△t＝t1-t2被输入到仲裁器模块1中，仲裁器模块1根据△t的极性输出响应ri＝0或者ri＝1；

c)使s＝1且k＝1，如图4所示，第一二选一多路选择器9与第二二选二多路选择器8一个输出端的链接连通，第二二选一多路选择器10与第二二选二多路选择器8另一个输出端的链接连通，第一二选二多路选择器7和第二二选二多路选择器8内部均平行连接，附加延迟单元11接入到第一延迟链2和第二延迟链3的其中一条上，本实施例中为第一延迟链2，仲裁器puf电路进入测试模式，仲裁器模块1对第一延迟链2和第二延迟链3的延迟信息进行仲裁之后产生测试输出ti1，此时可靠性标志产生模块5内部的第一一路至二路数据分配器14接通与第二一路至二路数据分配器15相连的输出端，第二一路至二路数据分配器15接通与第三二选一多路选择器17相连的输出端，第三二选一多路选择器17接通与可靠性标志寄存器13相连的输入端，将测试输出ti1存储在可靠性标志寄存器13内，具体而言，附加延迟单元11能够产生时间为tc的延迟，此时第一延迟链2的延迟为t1+tc，两条延长链的延迟差值△t'＝△t+tc被输入仲裁器模块1中，产生测试输出ti1；

d)使s＝1且k＝0，如图5所示，第一二选一多路选择器9与第二二选二多路选择器8一个输出端的链接连通，第二二选一多路选择器10与第二二选二多路选择器8另一个输出端的链接连通，第一二选二多路选择器7和第二二选二多路选择器8内部均交叉连接，附加延迟单元11接入到第一延迟链2和第二延迟链3的另一条上，本实施例中为第二延迟链3，仲裁器puf电路仍处于测试模式，仲裁器模块1对第一延迟链2和第二延迟链3的延迟信息进行仲裁之后产生测试输出ti2，具体而言，此时两条延迟链的延迟差值△t”＝△t-tc，产生测试输出ti2，此时可靠性标志产生模块5内部的第一一路至二路数据分配器14接通与第二一路至二路数据分配器15相连的输出端，第二一路至二路数据分配器15接通与同或逻辑模块16相连的输出端，第三二选一多路选择器17选择与同或逻辑模块16相连的输入端，测试输出ti2与可靠性标志寄存器13在步骤c)中储存的ti1同或之后产生可靠性标志信号rvi并存储在可靠性标志寄存器13内，rvi代表了ri的可靠性，当rvi为1时，表示响应ri是可靠的，若rvi为0，表示ri是不可靠的；

e)外部电路读取步骤b)中的响应ri和对应的步骤d)中的可靠性标志信号rvi；

f)外部电路改变激励信号为ci+1，重复步骤a)～步骤e)，读取相应的响应ri+1和可靠性标志信号rvi+1；

g)不断改变激励信号，重复步骤f)，取得激励信号c、响应r和可靠性标志信号rv的集合(c，r，rv)，如图6所示，外部电路即可提取可靠性标志信号rv为1的响应r构建密钥，丢弃可靠性标志信号rv为0的响应r。

本实施例中仲裁器puf电路通过级联多个开关延迟模块4形成两条对称的延迟链，两条延迟链会对输入信号产生不同的时间延迟，仲裁器模块1根据信号到达的先后顺序可以产生数字输出1或者0，由于两条延迟链产生的延迟时间差值δt是呈正态随机分布的，当其绝对值|δt|越大，输出受温度/电压等外部因素的影响而发生改变的概率越小，输出越稳定。由于δt主要由芯片在制造过程中难以避免的工艺偏差所决定，无法在设计时确定，因此通过在仲裁器puf电路内部嵌入自测试模块6、可靠性标志产生模块5和控制逻辑产生模块，在puf工作过程中自动测试每个puf输出的可靠性，并产生相应的可靠性标志来标识该可靠性，当两条延迟链的差值|δt|大于一定的阈值时，puf输出被标识为可靠，否则标为不可靠，即可挑选可靠的puf输出作为密钥，大大提高仲裁器puf电路的可靠性。

本实施例使用时，自测试模块6附加加在仲裁器puf电路的开关延迟模块4和仲裁器模块1之间，通过两个二选二多路选择器可以将附加延迟单元11分别接入上下两路延迟链，且通过第二二选二多路选择器8可以确保两路延迟链接入到仲裁器模块1的端口不发生改变。

本发明针对仲裁器puf的可靠性自检电路与可靠性增强方法，使仲裁器puf输出的比特错误率达到10^-9以下，并且具有良好的唯一性和偏置特性，能够直接应用于密钥产生而不需再采用任何纠错模块，而且只采用一个附加延迟单元11分别接入上下两路延迟链中，因此能确保附加延迟的对称，同时，当puf处于响应输出模式时，自测试模块6被旁路，两路延迟链的延迟差直接输入仲裁器模块1，避免了由于自测试模块布线不对称所引起的puf响应误差。