一种芯片及电子设备的制作方法

本实用新型涉及电子领域，具体而言，涉及一种芯片及电子设备。

背景技术：

随着工艺的不断演进，芯片对时钟噪声和电源噪声更加敏感，导致芯片rom阶段问题增多，同时在rom阶段，芯片的cpu无法访问寄存器，导致很难进行问题定位。并且随着芯片规模持续增加，芯片的应用场景趋于复杂化，片上soc复杂度持续增长，各种片上总线的异常，很容易导致cpu挂死，导致芯片寄存器无法访问，进而严重影响芯片的问题定位速度，有些时候甚至芯片完全无法问题定位。

技术实现要素：

本实用新型的目的在于提供一种芯片及电子设备，能够解决上述问题。

本实用新型提供一种技术方案：

一种芯片，所述芯片包括串行外设接口、串行外设控制器以及至少一个寄存器，所述串行外设控制器分别与所述串行外设接口和所述至少一个寄存器电连接；

所述串行外设接口用于获取第一读写指令，并将所述第一读写指令传输给所述串行外设控制器，所述第一读写指令包含第一目标寄存器的地址信息；

所述串行外设控制器用于执行所述第一读写指令，以访问所述第一目标寄存器。

进一步地，所述芯片还包括处理器，所述处理器与所述至少一个寄存器电连接；

所述处理器用于执行获得的第二读写指令，以访问所述第二读写指令对应的寄存器，所述第二读写指令包含所述第二目标寄存器的地址信息。

进一步地，所述芯片还包括选择器和通用选择接口，所述处理器和所述串行外设控制器分别与所述选择器的一个输入端电连接，所述选择器的输出端与所述至少一个寄存器电连接，所述通用选择接口与所述选择器的信号端电连接；

所述通用选择接口用于接收用户输入的访问路径选择信号，并将所述访问路径选择信号传输给所述选择器；

所述选择器用于依据所述访问路径选择信号切换寄存器访问路径，以使所述处理器与所述至少一个寄存器电连接，或者，以使所述串行外设控制器与所述至少一个寄存器电连接。

进一步地，所述至少一个寄存器包括：全局寄存器、电源管理寄存器以及时钟寄存器。

本实用新型还提供一种技术方案：

一种电子设备，所述电子设备包括调试器和上述的芯片，所述调试器与所述串行外设接口电连接；

所述调试器用于依据用户输入的读写指令生成所述第一读写指令，并将所述第一读写指令通过所述串行外设接口传输给所述串行外设控制器，以使所述串行外设控制器执行所述第一读写指令。

进一步地，所述电子设备还包括显示器，所述显示器与所述调试器电连接；

所述串行外设控制器用于接收所述第一目标寄存器的第一反馈信息，并将所述第一反馈信息传输给所述调试器；

所述调试器用于接收所述第一反馈信息，并将所述第一反馈信息传输给所述显示器；

所述显示器用于显示所述第一反馈信息。

进一步地，所述显示器与所述处理器电连接；

所述处理器用于接收所述第二目标寄存器的第二反馈信息，并将所述第二反馈信息传输给所述显示器；

所述显示器用于显示所述第二反馈信息。

进一步地，所述电子设备还包括电源，所述电源与所述芯片、所述调试器电连接。

本实用新型提供的芯片及电子设备的有益效果是：芯片包括串行外设接口、串行外设控制器以及至少一个寄存器。串行外设控制器分别与串行外设接口和至少一个寄存器电连接；串行外设接口用于获取第一读写指令，并将第一读写指令传输给串行外设控制器，第一读写指令包含第一目标寄存器的地址信息；串行外设控制器用于执行第一读写指令，以访问第一目标寄存器。当需要访问任意一个寄存器时，均可以通过串行外设接口获取第一读写指令，不需要开设其他的信号选择io，节省了io资源，并且能访问更多的寄存器。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本实用新型实施例提供的一种芯片结构示意图。

图2为本实用新型实施例提供的另一种芯片结构示意图。

图3为本实用新型实施例提供的另一种芯片结构示意图。

图4为本实用新型实施例提供的另一种芯片结构示意图。

图5为本实用新型实施例提供的一种电子设备结构示意图。

图6为本实用新型实施例提供的另一种电子设备结构示意图。

图7为本实用新型实施例提供的另一种电子设备结构示意图。

图标：1-电子设备；10-芯片；20-调试器；30-显示器；40-电源；101-串行外设接口；102-串行外设控制器；103-寄存器；104-处理器；105-选择器；106-通用选择接口。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实用新型的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该实用新型产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

现有技术为了解决当cpu挂死时，无法访问寄存器的问题。提出了一种芯片架构，请参考图1，该芯片(die)包括cpu、选择模块、全局寄存器、电源管理寄存器、时钟寄存器以及其他寄存器。cpu与上述的寄存器均电连接。选择模块与上述的寄存器均电连接。选择模块设置有信号选择io和信号输出io。当cpu无法访问寄存器时，可以通过信号选择io选择访问某一个寄存器，再通过信号输出io输出访问内容。

经发明人大量观察和总结发现，现有技术需要增加多个专门的io产生选择信号和作为输出信号，小封装不一定有冗余的io资源用作上面的功能，同时可观测寄存器的数量不会太多，最多基于芯片的系统选择一些关键的寄存器作为调试信号，最后在调试过程中使用也极其不方便，需要通过修改硬件进行信号的选择。

为了解决上述问题，本申请实施例提供了一种芯片10，请参考图2。如图2所示，芯片10串行外设接口101(简称，spiio)、串行外设控制器102(简称，spiloder)以及至少一个寄存器103(简称，register)。当然地，图2中的n可以为2、3、4以及其他大于或等于1的正整数。其中，串行外设控制器102分别与串行外设接口101和至少一个寄存器103电连接。

串行外设接口101用于获取第一读写指令，并将第一读写指令传输给串行外设控制器102，第一读写指令包含第一目标寄存器的地址信息。

具体地，如果采用图1所示的芯片架构。当需要访问32个寄存器时，至少需要5个信号选择io和1个信号输出io。当需要访问的寄存器数量越多时，需要的io资源也就越多，而现有的芯片架构中，并没设计过多冗余的io资源，导致能够访问的寄存器数量有限，不能访问其上的所有寄存器。

本申请实施例中，如图2所示，通过串行外设接口101获取包含第一目标寄存器的地址信息的第一读写指令，获取需要访问的第一目标寄存器的地址信息。当需要访问任意一个寄存器103时，均可以通过串行外设接口101获取第一读写指令，不需要开设其他的信号选择io，节省了io资源，并且能访问更多的寄存器103。

串行外设控制器102用于执行第一读写指令，以访问第一目标寄存器。

具体地，通过串行外设接口101获取第一读写指令，该第一读写指令通过串行外设控制器102解析为访问寄存器命令，执行该访问寄存器命令以读写地址信息对应的第一目标寄存器。第一目标寄存器可以为图2中的任意一个寄存器103。

综上所述，本申请实施例提供的芯片包括串行外设接口、串行外设控制器以及至少一个寄存器。串行外设控制器分别与串行外设接口和至少一个寄存器电连接；串行外设接口用于获取第一读写指令，并将第一读写指令传输给串行外设控制器，第一读写指令包含第一目标寄存器的地址信息；串行外设控制器用于执行第一读写指令，以访问第一目标寄存器。当需要访问任意一个寄存器时，均可以通过串行外设接口获取第一读写指令，不需要开设其他的信号选择io，节省了io资源，并且能访问更多的寄存器。

在图2的基础上，本申请实施例还提供了一种通过其他路径访问寄存器的实现方式，请参考图3，芯片10还包括处理器104，处理器104与至少一个寄存器103电连接。

处理器104用于执行获得的第二读写指令，以访问第二读写指令对应的寄存器，第二读写指令包含第二目标寄存器的地址信息。

具体地，处理器104可以是一种集成电路芯片，具有信号的处理能力。上述的处理器可以是通用处理器，包括中央处理器(centralprocessingunit，cpu)、数字信号处理器(digitalsignalprocessing，dsp)、专用集成电路(applicationspecificintegratedcircuit，asic)、现场可编程门阵列(fieldprogrammablegatearray，fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件、单片机等。

当处理器104正常工作时，为了简化访问寄存器103的步骤。用户可以直接输入第二读写指令，当处理器104获得包含第二目标寄存器的地址信息的第二读写指令，以访问第二读写指令对应的寄存器。

在图3的基础上，关于访问寄存器103的路径选择，本申请实施例还给出了一种可能的实现方式，请参考图4，芯片10还包括选择器105和通用选择接口106(简称，gpio)，处理器104和串行外设控制器102分别与选择器105的一个输入端电连接，选择器105的输出端与至少一个寄存器103电连接，通用选择接口106与选择器105的信号端电连接。

通用选择接口106用于接收用户输入的访问路径选择信号，并将访问路径选择信号传输给选择器105。

选择器105用于依据访问路径选择信号切换寄存器访问路径，以使处理器104与至少一个寄存器103电连接，或者，以使串行外设控制器102与至少一个寄存器103电连接。

可能地，用户输入的访问路径选择信号为电平信号。当通用选择接口106为高电平时，选择器105用于依据访问路径选择信号切换寄存器访问路径，以使串行外设控制器102与至少一个寄存器103电连接。此时，可以通过串行外设接口101获取第一读写指令，以访问第一读写指令对应的第一目标寄存器。当通用选择接口106为低电平时，选择器105用于依据访问路径选择信号切换寄存器访问路径，以使处理器104与至少一个寄存器103电连接。此时，可以通过处理器104获取第二读写指令，以访问第二读写指令对应的第二目标寄存器。当然地，不论通用选择接口106为高电平或低电平时，寄存器103的访问路径均是唯一的，通过设置选择器105，避免了寄存器103访问路径冲突。

当处理器104处于rom阶段或者挂死时，用户可以通过gpio输入访问路径选择信号，以切换寄存器103的访问路径。

本申请实施例中的寄存器103可以为全局寄存器、电源管理寄存器、时钟寄存器以及其他的模块对应的寄存器，在此不做限定。

本申请实施例还提供了一种电子设备1，请参考图5，电子设备1包括调试器20和上述的芯片10。调试器20与串行外设接口101电连接。

调试器20用于依据用户输入的读写指令生成第一读写指令，并将第一读写指令通过串行外设接口101传输给串行外设控制器102，以使串行外设控制器102执行第一读写指令。

在图5的基础上，关于如何显示访问寄存器103的结果，本申请实施例还给出了一种可能的实现方式，请参见图6，电子设备1还包括显示器30，显示器30分别与调试器20以及处理器104电连接。

串行外设控制器102用于接收第一目标寄存器的第一反馈信息，并将第一反馈信息传输给调试器20；调试器20用于接收第一反馈信息，并将第一反馈信息传输给显示器30；显示器30用于显示第一反馈信息。以便于用户观察每一个寄存器103的访问结果，当寄存器103出现问题时，可以快速定位问题。

处理器104用于接收第二目标寄存器的第二反馈信息，并将第二反馈信息传输给显示器30；显示器30用于显示第二反馈信息。

本申请实施例还提供了一种电子设备1，请参考图7，电子设备1还包括电源40，电源40分别与芯片10、调试器20电连接。

具体地，电源40与芯片10中的处理器104电连接。电源40用于供电。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。