为包含与控制器分离的定序器的存储器子系统提供带宽扩展的制作方法

1.本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及一种不具有用以为存储器子系统提供带宽扩展的定序器的控制器。


背景技术：

2.存储器子系统可以是存储系统，例如固态驱动器(ssd)或硬盘驱动器(hdd)。存储器子系统可以是存储器模块，例如双列直插式存储器模块(dimm)、小型dimm(so
‑
dimm)或非易失性双列直插式存储器模块(nvdimm)。存储器子系统可包含存储数据的一或多个存储器组件。存储器子系统可包含存储数据的一或多个存储器组件。存储器组件可以是例如非易失性存储器组件和易失性存储器组件。一般来说，主机系统可利用存储器子系统来在存储器组件处存储数据且从存储器组件检索数据。
附图说明
3.根据下文给出的详细描述和本公开的各种实施例的附图将更加充分地理解本公开。
4.图1说明根据本公开的一些实施例的包含存储器子系统的实例计算环境。
5.图2说明根据本公开的一些实施例的包含操作性地耦合到具有不同存储器类型的不同存储器组件的多个定序器的实例封装。
6.图3是根据本公开的一些实施例的用于执行指令的实例方法的流程图。
7.图4是根据本公开的一些实施例的用于在存储器组件上执行操作的实例方法的流程图。
8.图5说明根据本公开的一些实施例的包含减小数目的引脚和减小的外观尺寸的控制器。
9.图6是根据本公开的一些实施例的用于确定待用于错误校正码操作的配置参数的实例方法的流程图。
10.图7是根据本公开的一些实施例的用于确定待用于存储器管理操作的配置参数的实例方法的流程图。
11.图8是根据本公开的一些实施例的用于确定待用于存储器映射操作的配置参数的实例方法的流程图。
12.图9是根据本公开的实施例的用于确定定序器操作的配置参数以及用以将配置参数发送到定序器的实例方法的流程图。
13.图10是本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
14.本公开的方面涉及包含与控制器分离的封装内定序器的存储器子系统。存储器子系统在下文也称为“存储器装置”。存储器子系统的实例是经由外围互连件(例如，输入/输
出总线、存储区域网络)耦合到中央处理单元(cpu)的存储装置。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器和硬盘驱动器(hdd)。存储器子系统的另一实例是经由存储器总线耦合到cpu的存储器模块。存储器模块的实例包含双列直插式存储器模块(dimm)、小型dimm(so
‑
dimm)、非易失性双列直插式存储器模块(nvdimm)等。在一些实施例中，存储器子系统是混合式存储器/存储子系统。一般来说，主机系统可利用包含一或多个存储器组件的存储器子系统。主机系统可提供数据以存储在存储器子系统处，且可请求从存储器子系统检索数据。
15.存储器子系统可包含可存储来自主机系统的数据的多个存储器组件。每个存储器组件可包含不同类型的媒体。媒体的实例包含但不限于非易失性存储器的交叉点阵列和基于快闪的存储器，例如单层级单元(slc)存储器、三层级单元(tlc)存储器和四层级单元(qlc)存储器。不同类型的媒体的特性在一种媒体类型与另一媒体类型之间可不同。与存储器组件相关联的特性的一个实例是数据密度。数据密度对应于存储器组件的每存储器单元可存储的数据量(例如，数据位)。使用基于快闪的存储器的实例，四层级单元(qlc)可存储四个数据位，而单层级单元(slc)可存储一个数据位。存储器组件的特性的另一实例是存取速度，所述存取速度对应于存储器组件存取存储在存储器组件处的数据的时间量。
16.存储器子系统还可包含操作性地耦合到存储器组件的控制器。控制器可操作为主机系统与存储器子系统的存储器组件之间的“桥接器”以用于数据传输和/或管理。在一些情形下，控制器和相关联存储器组件可由不同供应商制造，且控制器和/或存储器组件中的每一个可具有对应的封装。为了增大存储器子系统的容量，存储器组件可添加到存储器子系统。控制器必须与多个存储器组件介接。为了与存储器组件介接，在常规系统中，控制器包含大量引脚。包含大量引脚可增大控制器的封装大小，其可继而增大系统外观尺寸。
17.在一些常规系统中，控制器使用串行器/解串器(serdes)连接(例如，串行高级技术附件(sata)、通用串行总线(usb)、外围组件互连高速(pcie)、通用快闪存储装置(ufs)等)与主机系统介接以使引脚计数最小化。常规控制器可包含定序器组件，所述定序器组件使用对存储器组件的存储器类型特定的协议和时序要求(例如，读取/写入时延等)与存储器组件介接且指示存储器组件。控制器可经由利用双数据速率(ddr)的并行接口与存储器组件介接以获得特定带宽和容量。增大与控制器直接介接的存储器组件的数目可使用更多空间且在布线并行接口时造成困难。因此，控制器与存储器组件之间的布线路径(例如，迹线)可以是长的，由此损害信号完整性。此外，使用经由并行接口到存储器组件的较长布线路径可使负荷更大，由此消耗非所需功率量。
18.本公开的方面通过将定序器组件与控制器分离且在个别封装中包含具有一或多个存储器组件的定序器组件来解决以上和其它缺陷。定序器组件可制造于独立硅中，存储器组件可制造于独立裸片中，且独立硅和独立裸片可包含在相同封装中。封装可指支持将封装连接到应用板的电触点且防止物理损害和腐蚀的壳体。应用板可指控制器、封装和/或存储器组件驻存在其上的印刷电路板。每一定序器组件利用某一类型的存储器组件(例如，交叉点阵列、nand快闪等)操作，且可利用具有所述类型的存储器的多个存储器组件操作。定序器组件可经由对存储器类型特定的协议与存储器组件介接。每一封装可包含与对应不同类型的存储器组件介接的多个定序器组件。此外，存储器子系统可包含各自包含与一或多个存储器组件介接的一或多个定序器组件的多个封装。
19.定序器组件可经由提供比并行接口更高带宽的serdes连接与控制器介接。此外，serdes连接使用比并行连接更少的引脚。因此，可使用所公开的技术减小控制器中的引脚计数，同时仍容纳包含在耦合到控制器的封装中的相同数目或更多的存储器组件。减小控制器的引脚计数可导致包含与包含更多引脚的先前常规系统相同的容量(例如，相同数目的存储器组件)的存储器子系统的外观尺寸减小。
20.此外，可改进信号完整性，这是因为独立封装内的定序器组件与存储器组件之间的距离短于常规系统中的定序器组件与存储器组件之间的距离，在所述常规系统中定序器组件处于控制器内。也就是说，封装小于应用板，且因此，封装内的定序器组件与存储器组件之间的迹线短于常规系统，在所述常规系统中迹线在应用板上延行。较短迹线可改进信号完整性，以及减小封装上的负荷且消耗比常规系统更少的功率，在所述常规系统中布线路径较长。
21.在一些实施例中，定序器组件可尝试通过施行对存储器组件的存储器类型的时序要求来使存储器组件与定序器组件之间的接口带宽最大化。时序要求可涉及针对存储器类型执行的读取/写入操作的时延。定序器组件可基于所述类型的存储器组件的时延而计时其发出读取/写入命令的时间。此外，定序器组件可基于与命令和命令中涉及的地址相关的某些规则而重新排序命令。也就是说，定序器组件可通过考虑确保数据相干性的规则来重新排序读取/写入请求。举例来说，如果存在写入请求且接着存在对相同地址的读取请求，那么规则可指示读取请求不能在写入请求之前移动，这是因为读取请求将返回旧数据。因此，定序器组件可基于存储器组件的带宽来重新排序操作且施行将操作传输到存储器组件的时间的时序。
22.在一些实施例中，缺乏定序器组件的控制器可执行与存储器管理、存储器映射和/或错误校正相关的一或多个操作。由控制器接收到的数据和/或操作的结果可存储在控制器的存储缓冲器中。控制器可通过数个输出引脚将数据和/或结果传输到定序器组件。可经由定序器组件针对包含在耦合到控制器的封装中的存储器组件的特定类型调适每一操作。
23.控制器可确定待用于不同操作的一或多个配置参数，且一或多个配置参数可基于与控制器相关联且耦合到定序器组件的存储器组件的存储器类型。存储器组件可通过从主机系统接收存储器类型的指示、存取先前存储在控制器的本地存储器中的存储器类型或查询定序器组件以获得耦合到定序器组件的存储器组件的存储器类型来确定存储器组件的存储器类型。控制器可基于对存储器类型特定的配置参数来执行操作。
24.举例来说，一个存储器管理操作可包含在封装中的存储器组件上执行耗损均衡。耗损均衡可指使被选择以执行读取和/或写入操作的存储器组件交替以确保每一存储器组件均匀地耗损。由于存储器类型的不同属性，耗损均衡方案可基于存储器组件的类型(例如，交叉点阵列、快闪等)而不同。因此，存储器组件可确定用于具有第一存储器类型的第一存储器组件的第一耗损均衡方案的第一配置参数和用于具有第二存储器类型的第二存储器组件的第二耗损均衡方案的第二配置参数。
25.在另一实例中，与错误校正相关的操作可包含可用于改进存储在存储器子系统中的数据的可靠性的错误校正码操作。错误校正码操作可指用于表示一序列数据以使得能够基于其它剩余数据检测及校正引入到数据中的错误的技术。所述序列的数据可称为码字。错误校正码的类型可包含分组码(例如，汉明(hamming)码、里德
‑
所罗门(reed solomon)码
等)。通常，编码器编码待写入有额外数据位的数据以形成码字，且码字的部分可跨存储器子系统的存储器组件分布(例如，分割)。当将读取数据时，解码器通过去除额外数据位和提供所需原始数据来解码码字。
26.用于错误校正码操作的配置参数可包含存储器组件的存储器类型的错误校正码参数(例如，编码/解码)。控制器可从主机系统接收数据，且基于配置参数通过使用错误校正码操作来产生数据的码字。随后，码字可发送到控制器外部的定序器组件，且定序器组件可根据上文所描述的时序要求和规则来分布码字。
27.在另一实例中，一个存储器映射操作可包含执行地址转译。主机系统可利用不同于存储器组件的实际物理地址空间的地址空间。因此，存储器组件可确定待用于存储器组件的存储器类型的存储器映射操作的配置参数。存储器组件可基于操作中涉及的存储器组件的类型的配置参数来执行逻辑地址映射到物理地址映射。存储器组件可将命令中的物理地址发送到定序器。
28.在另一实施例中，控制器可确定用于由定序器组件执行的操作的配置参数，且将配置参数发送到定序器组件。配置参数可包含对耦合到定序器组件的存储器组件的存储器类型的时序要求。如上文所描述，定序器组件可基于对存储器组件的存储器类型的时序要求来计时将命令发出到存储器组件(例如，读取/写入操作)的时间。
29.图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算环境100。存储器子系统110可包含媒体，例如存储器组件112。存储器组件112可以是易失性存储器组件、非易失性存储器组件或这类组件的组合。在一些实施例中，存储器子系统是存储系统。存储系统的实例是ssd。在一些实施例中，存储器子系统110是混合式存储器/存储子系统。
30.在一些实施例中，存储器组件112可包含在分离的对应封装130a到130n中。如所描绘，存储器组件112a(1)到112n(1)耦合到第一封装130a中的第一定序器组件140a，且存储器组件112a(2)到112n(2)耦合到另一封装130n中的另一定序器组件140n。定序器组件140a到140n中的每一个可制造于独立硅中，且存储器组件112中的每一个可制造于独立裸片中。在常规存储器子系统中，定序器组件140通常位于存储器系统控制器115(下文称为“控制器”)内。定序器组件140和对应存储器组件112可包含在单个封装中且经由短迹线160耦合，以改进将命令从定序器组件140发出到存储器组件112的性能。通过使用定序器组件140与存储器组件之间的较短迹线，相较于常规布置，功率负荷消耗可减小且数据信号完整性可增加。另外，如本文所论述，将定序器组件140移动到与控制器115分离的封装130可提供许多其它益处，例如减小存储器子系统110的外观尺寸，增大控制器115与存储器组件112之间的带宽等等。
31.举例来说，相较于并行接口，封装130中的定序器组件140和存储器组件112可经由serdes接口150耦合到控制器115。serdes接口150提供比并行接口更高的带宽，且还使用较少传出引脚，由此减小控制器115所需的引脚的数目以提供具有相同容量(例如，存储器组件112的数目)的存储器子系统110。举例来说，serdes接口可使用六个引脚(例如，两个用于时钟，两个用于传输，两个用于接收)，然而并行接口可使用超过二十个引脚来操作。减小控制器115的传出引脚计数可通过减小控制器110的大小来改进整个存储器子系统110的外观尺寸。此外，从控制器115去除定序器组件140还可减小控制器115的大小。
32.定序器组件140a到140n可执行一或多个操作，且可基于对应定序器组件耦合到的
存储器组件112的类型而配置。举例来说，定序器组件140a可从控制器115接收各种数据，且基于所附接存储器组件112a(1)到112a(1)的类型的时序要求和用于确保数据相干性的某些规则等来计划将读取/写入命令发出到所附接存储器组件112a(1)到112a(1)的时间。在一些实施例中，一个定序器组件140耦合到具有单个存储器类型的存储器组件112。可存在包含在每一封装130中的许多定序器组件140，且因此，单个封装130可包含具有不同类型的耦合到封装140内的不同对应定序器组件140的存储器组件112。在额外实施例中，每一封装140可包含具有单个存储器类型的存储器组件112，且因此，每一封装130可专用于提供与正使用的存储器组件112的类型相关联的操作特性。
33.一般来说，计算环境100可包含使用存储器子系统110的主机系统120。举例来说，主机系统120可将数据写入到存储器子系统110以及从存储器子系统110读取数据。主机系统120可以是计算装置，例如桌上型计算机、膝上型计算机、网络服务器、移动装置或包含存储器和处理装置的这类计算装置。主机系统120可包含或耦合到存储器子系统110，使得主机系统120可从存储器子系统110读取数据或将数据写入到存储器子系统110。主机系统120可经由物理主机接口耦合到存储器子系统110。如本文中所使用，“耦合到”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。物理主机接口的实例包含但不限于串行/串并转换(serdes)接口、串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤通道、串行连接的scsi(sas)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。在存储器子系统110通过pcie接口与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取存储器组件112a到112n。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。
34.存储器组件112可包含不同类型的非易失性存储器组件和/或易失性存储器组件的任何组合。非易失性存储器组件的实例包含与非(negative
‑
and；nand)型快闪存储器。存储器组件112中的每一个可包含存储器单元的一或多个阵列，所述存储器单元例如单层级单元(slc)或多层级单元(mlc)(例如，三层级单元(tlc)或四层级单元(qlc))。在一些实施例中，特定存储器组件可包含存储器单元的slc部分和mlc部分两者。存储器单元中的每一个可存储由主机系统120使用的一或多个数据位(例如，数据块)。虽然描述了例如nand型快闪存储器的非易失性存储器组件，但存储器组件112可以基于任何其它类型的存储器，例如易失性存储器。在一些实施例中，存储器组件112可以是但不限于随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、相变存储器(pcm)、磁随机存取存储器(mram)、或非(negative
‑
or；nor)快闪存储器、电可擦除可编程只读存储器(eeprom)以及非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。此外，存储器组件112的存储器单元可分组为存储器页或数据块，其可指用以存储数据的存储器组件的单元。
35.控制器115可经由定序器组件140与存储器组件112通信以执行操作，例如在存储器组件112处读取数据、写入数据或擦除数据以及其它这类操作。在一个实例中，且如下文
进一步论述，控制器115可包含错误组件116。错误校正码可用于改进存储在存储器子系统110中的数据的可靠性。错误校正码可指用于表示一序列数据以使得能够基于其它剩余数据检测及校正引入到数据中的错误的技术。所述序列的数据可称为码字。错误校正码的类型可包含分组码(例如，汉明(hamming)码、里德
‑
所罗门(reed solomon)码等)。
36.错误组件116可执行错误校正码编码操作，所述错误校正码编码操作编码由主机系统120接收到的具有额外数据位(例如，奇偶校验位)的数据以形成待经由定序器组件140写入到存储器组件112的码字。错误组件116还可执行错误校正码解码操作，所述错误校正码解码操作通过去除额外数据位来解码码字。编码/解码操作可使用基于存储器组件112的类型的某些配置参数，数据待存储在所述存储器组件112上。控制器115可将一或多个码字发送到定序器组件140a。定序器组件140a可通过考虑存储器组件112a(1)到112n(1)的带宽和可用性、存储器组件112a(1)到112n(1)的时序要求(例如，读取/写入时延)以及关于读取/写入操作的定序的规则来确定哪些码字的哪些部分存储在存储器组件112a(1)到112n(1)上。定序器组件116的一个目的可以是使定序器组件116与存储器组件112a(1)到112n(1)之间的接口带宽最大化。
37.控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。控制器115可以是微控制器、专用逻辑电路(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)，或其它合适的处理器。控制器115可包含配置成执行存储在本地存储器119中的指令的处理器(处理装置)117。在所说明的实例中，控制器115的本地存储器119包含配置成存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程。在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(rom)。虽然图1中的实例存储器子系统110已说明为包含控制器115，但在本公开的另一实施例中，存储器子系统110可不包含控制器115，且可替代地依赖于(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供的)外部控制。
38.一般来说，控制器115可从主机系统120接收命令或操作，并且可将命令或操作转换成指令或适当的命令，以实现对存储器组件112的所需存取。控制器115可包含执行错误校正码操作的错误组件116、执行与存储器组件112相关联的逻辑块地址与物理块地址之间的地址转译的存储器映射组件118以及执行耗损均衡操作的存储器管理组件121。处理装置117可执行各种组件116、118和121。另外，各种组件116、118和121可使用对包含在存储器子系统110中的存储器组件112的类型特定的配置参数。可从主机系统120接收到配置参数，且所述配置参数可在制造过程期间预存储在本地存储器119中，且/或可经由定序器组件140通过查询什么类型的存储器组件112包含在封装130中来从封装130提取所述配置参数。在一些情形下，定序器组件140可提供指示与其相关联的存储器组件112的类型的通知。下文描述关于错误组件116、存储器映射组件118和存储器管理组件121的操作的其它细节。
39.控制器115可负责其它操作，这类垃圾收集操作、加密操作和/或高速缓存操作。控制器115可进一步包含主机接口电路，以经由物理主机接口与主机系统120通信。主机接口电路可将从主机系统接收到的命令转换成命令指令以经由定序器组件140a到140n存取存储器组件112，以及将与存储器组件112相关联的响应转换成主机系统120的信息。
40.存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，dram)和地址电路(例如，行解码器和列解码器)，其可从控制器115接收地址且对地址进行解码以存取存储器组件112。
41.图2说明根据本公开的一些实施例的包含操作性地耦合到具有不同存储器类型的不同存储器组件112的多个定序器组件140的实例封装130a。如所描绘，第一定序器组件140a(1)耦合到具有第一存储器类型(例如，nand快闪)的第一存储器组件112a(1.1)到112n(1.2)，且第二定序器组件140n(1)耦合到具有第二存储器类型(例如，交叉点阵列)的第二存储器组件112a(2.1)到112n(2.2)。应理解，耦合到具有对应存储器类型的对应存储器组件的任何数目的定序器组件可包含在封装130中以满足封装130的所需性能属性。
42.图3是根据本公开的一些实施例的用于执行指令的实例方法300的流程图。方法300可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法300由图1的定序器组件140a执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
43.在框310处，处理装置在定序器组件140a处接收指令。可从控制器115接收到指令。定序器组件140a可位于包含耦合到一或多个存储器组件112a(1)到112n(1)的定序器组件140a的封装130a中。定序器组件140a可制造于其自身的独立硅中，存储器组件112a(1)到112n(1)可制造于其自身的独立裸片中，且独立硅和独立裸片可包含在封装130a中。定序器组件140a可耦合到与封装130a分离的控制器115。定序器组件140a可经由serdes接口耦合到控制器115。定序器组件140a与存储器组件112a(1)到112n(1)之间的迹线可短于定序器组件140a与控制器115之间的迹线。
44.在框320处，定序器组件140a的处理装置基于指令在一或多个存储器组件112a(1)到112n(1)中的至少一个上执行操作。操作可包含经由对存储器组件112a(1)到112n(1)的类型特定的协议与一或多个存储器组件112a(1)到112n(1)介接，基于存储器组件112a(1)到112n(1)的类型来施行对一或多个存储器组件112a(1)到112n(1)的操作时序要求，以及基于与数据相干性相关的规则来重新排序操作。
45.在一些实施例中，处理装置可基于各种存储器组件112a(1)到112n(1)的读取/写入时延来施行对发出命令的时间的时序要求。举例来说，如果确定存储器组件112a(1)到112n(1)执行操作花费多长时间的时延，那么处理装置可计划将后续命令发出到存储器组件112a(1)到112n(1)的时间。在一些情形下，可根据配置参数确定时延。在另一情形中，处理装置可动态地确定时延。此外，如果时延在存储器组件的使用期间改变，那么处理装置可在发出其它命令时考虑所述改变。处理装置可施行时序要求以使定序器组件140a与存储器组件112a(1)到112n(1)之间的带宽最大化。
46.此外，处理装置可基于与从控制器115接收到的指令中涉及的命令和地址相关的规则来重新排序操作。一般来说，处理装置可重新排序读取和写入操作，以使定序器组件140a与存储器组件112a(1)到112n(1)之间的带宽最大化。举例来说，如果存在针对第一地址接收到的读取操作，但包含所述地址的存储器组件112a(1)忙碌，那么可利用可更早执行
的另一操作移动所述读取操作以改进性能。如果重新排序满足规则，那么可执行重新排序。举例来说，指令可指定存储器组件112a(1)的相同地址处的写入和读取。在这种情形中，规则可指定不能重新排序操作，因为如果读取操作重新排序为第一，那么读取操作将在写入操作更新数据之前提供旧数据。
47.在一些实施例中，第二定序器组件140n可接收第二指令。第二定序器组件140n可位于另一封装140n中，且第二定序器组件140n可操作性地耦合到第二封装130n内的一或多个第二存储器组件112a(2)到112n(2)。第二定序器组件140n可操作性地耦合到控制器115。第二封装130n中的存储器组件112a(2)到112n(2)可包含不同于封装130a中的存储器组件112a(1)到112n(1)的存储器类型。第二定序器组件140n可经由对第二存储器类型特定的协议与第二存储器类型介接。
48.图4是根据本公开的一些实施例的用于在存储器组件上执行操作的实例方法的流程图。方法400可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法400由图1的定序器组件140a执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
49.在框410处，定序器组件140a的处理装置从位于包含定序器组件140a的系统外部的控制器115接收指令。在一些实施例中，系统可以是封装130a。封装130a可包含操作性地耦合到存储器组件112a(1)的定序器组件140a。定序器组件140a可操作性地耦合到封装130a外部的控制器115。在一些实施例中，定序器组件140a与存储器组件112a(1)之间的迹线可短于控制器115与定序器组件140a之间的迹线。定序器组件140a和控制器115可经由serdes接口耦合。
50.在框420处，处理装置基于指令来确定在存储器组件112a(1)上执行的操作。指令可以是将数据写入到存储器组件112a(1)的物理地址或从存储器组件112a(1)的物理地址读取数据。举例来说，指令可包含码字，且操作可包含将码字划分成部分以及发出将所述部分存储在存储器组件112a(1)的一或多个数据块上的命令。码字可由控制器115基于对包含在封装130a中的存储器组件112a(1)的类型特定的配置参数来编码。处理装置可基于对存储器组件112a(1)的存储器类型的时序要求来确定执行操作的时间的时序。
51.在框430处，处理装置在存储器组件112a(1)上执行操作。举例来说，处理装置可使得存储器组件112a(1)将码字的部分写入到存储器组件112a(1)的一或多个数据块。
52.在一些情形下，在执行操作之前，处理装置还可从系统外部的控制器115接收第二指令。处理装置可基于第二指令来确定在存储器组件112a(1)上执行的第二操作。处理装置可基于规则来确定将在操作之前执行第二操作。举例来说，第一指令可与到地址的读取操作相关联，且第二指令可与到地址的写入操作相关联。规则可指定在读取操作之前执行写入操作以使得读取操作返回当前数据。处理装置可接着在操作之前在存储器组件112a(1)上执行第二操作，且接着在存储器组件112a(1)上执行所述操作。
53.图5说明根据本公开的一些实施例的包含减小数目的引脚500和减小的外观尺寸
的控制器115。控制器经由连接150耦合到封装130a，所述连接150在一些实施例中可以是serdes接口。如上文所描述，serdes接口可使用控制器115的大约六个传出引脚来与定序器组件140a通信。六个传出引脚可包含用于时钟的两个引脚、用于传输的两个引脚和用于接收的两个引脚。应了解，在常规系统中，具有二十个或更多引脚的并行接口通常用于将控制器115连接到存储器组件112。然而，本公开的实施例可通过将定序器组件140a移动到具有存储器组件112a到112n的封装130a以及间接地通过定序器组件140a将控制器115连接到存储器组件112a到112n来使用serdes接口。因此，控制器115与存储器组件112a到112n之间的带宽可使用serdes接口150来增大，控制器115的大小可由于减小数目的引脚500而减小，且存储器子系统110的外观尺寸可减小，以及其它。
54.如所描绘，控制器115包含错误组件116、存储器映射组件118和存储器管理组件121。各种组件115、116和121可执行基于对包含在封装130中的存储器组件112a到112n的类型特定的配置参数的各种操作。图6到8大体上涉及使用用于存储器组件112a到112n的特定类型的配置参数来执行不同操作的控制器115。另外，控制器115可确定包含在封装130a中的存储器组件的类型，且可将与特定存储器类型的时序要求相关的配置参数提供到定序器组件140a。图9大体上涉及控制器确定配置参数且将配置参数传输到定序器组件140a。
55.图6是根据本公开的一些实施例的用于确定待用于错误校正码操作的配置参数的实例方法600的流程图。方法600可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法600由图1的错误组件116执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
56.在框610处，处理装置确定待用于错误校正码(ecc)操作的配置参数。配置参数是基于与控制器115相关联的存储器组件112a(1)的存储器类型。存储器组件112a(1)可与定序器组件140a一起包含在封装130a中。定序器组件140a和存储器组件112a(1)可以通信方式耦合。控制器115可经由serdes接口与控制器115外部的定序器组件140a耦合。控制器115可将指令发出到定序器组件140a，且定序器组件140a可确定在与控制器115相关联的存储器组件112a(1)上执行的各种操作。
57.处理装置可以数种方式确定配置参数。举例来说，在框612中，处理装置可从主机系统120接收包含用于一或多种类型的存储器组件112的配置参数的第一数据结构(例如，表)。在一些实施例中，处理装置可由定序器组件140a通知关于包含在封装130a中的存储器组件112a到112n的类型。在另一实施例中，定序器组件140a可请求定序器组件140a提供包含在封装130a中的存储器组件112a到112n的类型。处理装置可使用存储器组件112a到112n的类型来搜索第一数据结构，以确定待用于错误校正码操作的配置参数。具体来说，配置参数可涉及所使用的编码/解码方案，所述编码/解码方案可基于所使用的存储器组件的类型而改变。
58.确定配置参数的另一方式展示于框614中，其中处理装置可在本地存储器119中存取包含配置参数的第二数据结构。第二数据结构可在制造控制器115之后且在初始设置和
数据加载到控制器115时存储在本地存储器119中。在一些实施例中，第二数据结构可在软件、固件或类似物的更新期间存储在本地存储器119中。类似于上文所描述的内容，处理装置可搜索用于所使用的存储器组件112a到112n的类型的第二数据结构，且确定待用于错误校正码操作的配置参数。
59.确定配置参数的又一方式展示于框616中，其中处理装置可查询定序器组件140a以获得配置参数。举例来说，定序器组件140a可从控制器115接收请求，且通过搜索封装130a的本地存储器或基于定序器组件140a所已知的存储器组件112a到112n的属性来确定配置参数。定序器组件140a可将待用于错误校正码操作的配置参数提供到控制器115。
60.在框620处，处理装置从主机系统120接收数据。数据可包含主机系统120请求的待存储在存储器子系统110中的数据。在一个实例中，数据可以是用户数据。
61.在框630处，处理装置通过使用基于配置参数的ecc操作来产生数据的码字。如上所述，配置参数可包含用于封装130a中的存储器组件112a到112n的存储器类型的ecc参数。ecc参数可指定在ecc操作期间应用于数据的编码/解码方案。应理解，控制器115可与超过一个存储器组件相关联，且其它存储器组件可具有不同类型。使用所公开的技术，控制器115可确定待用于每个类型的相关联存储器组件的ecc操作的配置参数，且可使用对应配置参数来执行ecc操作。
62.在框640处，处理装置将码字发送到控制器115外部的定序器组件140a。在一些情形下，待写入的码字可存储在本地存储器119(例如，存储缓冲器)中，且处理装置可通过控制器115的输出引脚经由serdes接口将存储在存储缓冲器处的码字传输到定序器组件140a。
63.在一些实施例中，控制器115可请求从定序器组件140a读取码字。定序器组件140a可提供码字，且控制器115可基于所确定的配置参数来解码码字。在一些情形下，解码的数据可由控制器115传输到主机系统120。
64.图7是根据本公开的一些实施例的用于确定待用于存储器管理操作的配置参数的实例方法700的流程图。方法700可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法700由图1的存储器管理组件121执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
65.在框710处，处理装置确定待用于存储器管理操作的配置参数。配置参数是基于与控制器115相关联的存储器组件112a(1)的存储器类型。在一个实例中，待用于存储器管理操作的配置参数可涉及特定类型的存储器组件112a(1)的耗损均衡方案。存储器组件112a(1)可与定序器组件140a一起包含在封装130a中。定序器组件140a和存储器组件112a(1)可以通信方式耦合。控制器115可经由serdes接口与控制器115外部的定序器组件140a耦合。控制器115可将指令发出到定序器组件140a，且定序器组件140a可确定在与控制器115相关联的存储器组件112a(1)上执行的各种操作。
66.类似于参考图6确定待用于ecc操作的配置参数的方式，处理装置可以数种方式确
定待用于存储器管理操作的配置参数。举例来说，在框712中，处理装置可从主机系统120接收包含待用于特定类型的存储器组件112a(1)的存储器管理操作的配置参数的第一数据结构(例如，表)。在另一实例中，在框714中，处理装置可在本地存储器119中存取包含待用于存储器管理操作的配置参数的第二数据结构。在又一实例中，在框716中，处理装置可查询定序器组件140a以获得待用于存储器管理操作的配置参数。另外或替代地，在一些实施例中，处理装置可向定序器组件140a查询存储器组件112a(1)的类型，且将接收到的响应与上文描述的技术中的任一种一起使用。
67.在框720处，处理装置基于配置参数确定定序器组件140a的耗损均衡方案以应用于存储器组件112a(1)上的操作。某些类型(例如，交叉点阵列、nand快闪等)可包含不同属性，例如物理媒体在执行操作时的劣化速率。使用用于所述类型的存储器组件112a(1)的配置参数，处理装置可确定将读取/写入操作均匀地分布、将读取操作或写入操作不成比例地分布或其某一组合到存储器组件112a(1)和/或存储器组件112a(1)到112n(1)的不同数据块以确保将操作的耗损分布成提高存储器组件112a(1)到112n(1)的使用寿命的耗损均衡方案。
68.在框730处，处理装置将耗损均衡方案和/或数据发送到定序器组件140a。耗损均衡方案可指对使用哪些存储器组件执行操作的调度，或用以在某些存储器组件上执行操作以实行耗损均衡的实际指令。在一些情形下，待写入的耗损均衡方案和/或任何数据可存储在本地存储器119(例如，存储缓冲器)中，且处理装置可通过控制器115的输出引脚将存储在存储缓冲器处的耗损均衡方案和/或数据传输到定序器组件140a。
69.定序器组件140a可使用何时计划使用哪些存储器组件112a(1)到112n(1)以用于某些操作以及何时在存储器组件112a(1)到112n(1)上执行操作的耗损均衡方案。调适用于存储器组件112的类型的耗损均衡方案提供灵活架构，其中不同类型的存储器组件112可基于其所需性能特点而使用，同时仍使存储器组件112耐久性最大化。
70.图8是根据本公开的一些实施例的用于确定待用于存储器映射操作的配置参数的实例方法800的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法800由图1的存储器映射组件118执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
71.在框810处，处理装置确定待用于存储器映射操作的配置参数。配置参数是基于与控制器115相关联的存储器组件112a(1)的存储器类型。在一个实例中，待用于存储器映射操作的配置参数可包含具有特定类型的存储器组件112a(1)的物理地址的存储器映射。存储器组件112a(1)可与定序器组件140a一起包含在封装130a中。定序器组件140a和存储器组件112a(1)可以通信方式耦合。控制器115可经由serdes接口与控制器115外部的定序器组件140a耦合。控制器115可将指令发出到定序器组件140a，且定序器组件140a可确定在与控制器115相关联的存储器组件112a(1)上执行的各种操作。
72.类似于参考图6确定待用于ecc操作的配置参数的方式，处理装置可以数种方式确
定待用于存储器映射操作的配置参数。举例来说，在框812中，处理装置可从主机系统120接收包含待用于存储器组件112a(1)的特定类型的存储器映射操作的配置参数的第一数据结构(例如，表)。在另一实例中，在框814中，处理装置可在本地存储器119中存取包含待用于存储器映射操作的配置参数的第二数据结构。在又一实例中，在框816中，处理装置可查询定序器组件140a以获得待用于存储器映射操作的配置参数。另外或替代地，在一些实施例中，处理装置可向定序器组件140a查询存储器组件112a(1)的类型，且将接收到的响应与上文描述的技术中的任一种一起使用。
73.在框820处，处理装置使用存储器映射基于配置参数来将读取或写入数据之处的逻辑地址转译为存储器组件112a(1)上的物理地址。在一些实施例中，主机系统120可将数据发送到控制器115，且数据可包含数据在主机系统120中所存储之处的逻辑地址。使用存储器映射，处理装置可将逻辑地址转译为存储器组件112a(1)中的物理地址。
74.在框830处，处理装置将物理地址和/或数据发送到定序器组件140a。在一些情形下，物理地址和/或数据可存储在本地存储器119(例如，存储缓冲器)中，且处理装置可通过控制器115的输出引脚将存储在存储缓冲器处的物理地址和/或数据传输到定序器组件140a。
75.定序器组件140a可使用物理地址来将数据写入到存储器组件112a(1)。如可了解，不同类型的存储器组件112可具有不同物理地址。因此，使存储器映射组件118能够将逻辑地址转译为对目标存储器组件112特定的任何物理地址可基于存储器子系统110的所需性能来提供使用存储器子系统110中的不同类型的存储器组件112的益处。
76.图9是根据本公开的实施例的用于确定定序器组件操作的配置参数以及用以将配置参数发送到定序器组件的实例方法900的流程图。方法900可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法900由图1的控制器115执行。虽然以特定顺序或次序来展示，但除非另外指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
77.在框910处，处理装置确定由定序器组件140a执行的一或多个操作的配置参数。配置参数是基于与控制器115相关联的存储器组件112a(1)的存储器类型。操作可涉及施行对存储器组件112a(1)的特定类型的时序要求。因此，在一些实施例中，配置参数可包含时序参数，所述时序参数基于存储器组件112a(1)的类型、存储器组件112a(1)的不同产生和类似物而改变。配置参数还可包含用于重新排序操作的规则。存储器组件112a(1)可与定序器组件140a一起包含在封装130a中。定序器组件140a和存储器组件112a(1)可以通信方式耦合。控制器115可经由serdes接口与控制器115外部的定序器组件140a耦合。
78.类似于参考图6确定待用于ecc操作的配置参数的方式，处理装置可以数种方式确定待用于由定序器组件140a执行的操作的配置参数。举例来说，在框912中，处理装置可基于存储器组件112a(1)的特定类型来从主机系统120接收包含由定序器组件140a执行的操作的配置参数的第一数据结构(例如，表)。在另一实例中，在框914中，处理装置可在本地存储器119中存取包含由定序器组件140a执行的操作的配置参数的第二数据结构。在又一实
例中，在框916中，处理装置可查询定序器组件140a以获得待用于操作的配置参数。另外或替代地，在一些实施例中，处理装置可向定序器组件140a查询存储器组件112a(1)的类型，且将接收到的响应与上文描述的技术中的任一种一起使用。
79.在框920处，处理装置将待写入的配置参数和/或任何数据发送到定序器组件140a。在一些情形下，配置参数和/或数据可存储在本地存储器119(例如，存储缓冲器)中，且处理装置可通过控制器115的输出引脚将存储在存储缓冲器处的配置参数和/或数据传输到定序器组件140a。
80.定序器组件140a可使用配置参数来执行操作。举例来说，配置参数可包含对存储器组件112a(1)的类型的时序要求，且处理装置可基于时序要求来定序在存储器组件112a(1)上执行的操作的次序。另外，配置参数可包含基于命令和包含在指令中的地址的规则以重新排序操作的顺序。如上文所描述，定序器组件140a可通过施行时序要求和使用规则以重新排序操作的顺序来使定序器组件140a与存储器组件112a(1)之间的带宽最大化。
81.图10说明计算机系统1000的实例机器，所述实例机器内可执行用于使得所述机器执行本文中所论述的方法中的任何一或多个的指令集。在一些实施例中，计算机系统1000可对应于包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)的主机系统(例如，图1的主机系统120)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的错误组件116、存储器映射组件118和/或存储器管理组件121的操作)或图1的定序器组件140a到140n的操作。在替代性实施例中，机器可连接(例如，联网)到lan、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端
‑
服务器网络环境中的服务器或客户端机器的容量进行操作。
82.机器可以是个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以执行本文中所论述的方法中的任何一或多种。
83.实例计算机系统1000包含处理装置1002、主存储器1004(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器1006(例如，快闪存储器、静态随机存取存储器(sram)等)以及数据存储系统1018，其经由总线1030彼此通信。
84.处理装置1002表示一或多个通用处理装置，例如微处理器、中央处理单元或类似物。更具体来说，处理装置可以是复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1002也可以是一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器或类似物。处理装置602配置成执行用于执行本文中所论述的操作和步骤的指令1026。计算机系统1000可进一步包含网络接口装置1008，以经由网络1020通信。
85.数据存储系统1018可包含机器可读存储媒体1024(也称为计算机可读媒体)，其上存储有一或多个指令集1026或体现本文中所描述的方法或功能中的任何一或多种的软件。
指令1026还可在由计算机系统1000执行期间完全或至少部分地驻存在主存储器1004内和/或处理装置1002内，主存储器1004和处理装置1002也构成机器可读存储媒体。机器可读存储媒体1024、数据存储系统1018和/或主存储器1004可对应于图1的存储器子系统110。
86.在一个实施例中，指令1026包含用以实施对应于图1的错误组件116、存储器映射组件118、存储器管理组件121和/或定序器组件140a到140n的功能性的指令。虽然在实例实施例中机器可读存储媒体1024展示为单个媒体，但应认为术语“机器可读存储媒体”包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使得机器执行本公开的方法中的任何一或多种的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。
87.已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其它技术人员的方式。在本文中，且一般将算法构想为产生所需结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
88.然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可指操纵计算机系统的寄存器和存储器内的表示为物理(电子)量的数据且将所述数据变换成计算机系统存储器或寄存器或其它这类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
89.本公开还涉及用于执行本文中的操作的设备。这种设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、cd
‑
rom以及磁性光盘、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
90.本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示。
91.本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
92.在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。