1.一种基于ddr读数据的分数时钟周期同步系统，其特征在于，所述系统包括：采样寄存器、数字锁相环和数字延迟级数控制电路；
所述数字锁相环连接ddr控制器读数据命令产生的采样信号，所述采样寄存器的ck端连接所述数字锁相环，所述采样寄存器的d端连接所述ddr控制器的数据选通信号，所述采样寄存器的q端连接所述数字延迟级数控制电路的输入端，所述数字延迟级数控制电路的输出端连接所述数字锁相环；
所述数字锁相环用于根据自身的延迟级数对采样信号进行延迟，得到延迟信号；
所述采样寄存器用于经过所述延迟信号采样所述数据选通信号，并将采样结果发送至所述数字延迟级数控制电路；
所述数字延迟级数控制电路用于根据接收的采样结果控制所述数字锁相环的延迟级数，使得所述采样信号与所述数据选通信号同步。
2.根据权利要求1所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，所述数字锁相环由固定延迟的数字门单元构成，所述数字锁相环的最大级数的延迟满足所述ddr控制器的一个运行时钟周期。
3.根据权利要求2所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，所述数字门单元为与非门，所述数字锁相环的一级的延迟为两个与非门的延迟。
4.根据权利要求3所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，所述数字锁相环的最大延迟级数根据所述ddr控制器的实际运行频率进行修改。
5.根据权利要求4所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，所述数字锁相环的最大延迟级数为256级。
6.根据权利要求1所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，当所述数字锁相环的延迟级数为0时，所述采样寄存器的采样结果为0。
7.根据权利要求6所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，当所述数字锁相环增加延迟级数直到所述采样寄存器的ck端采到d端的上升沿时，所述数字锁相环当前的延迟为所述采样信号和所述数据选通信号之间的相位差，所述数字延迟级数控制电路记录所述数字锁相环当前的延迟级数为n，n为正整数。
8.根据权利要求7所述的一种基于ddr读数据的分数时钟周期同步系统，其特征在于，所述数字延迟级数控制电路具体用于：
当所述ddr控制器当前的分数时钟周期的延迟级数为t时，将所述数字锁相环的延迟级数设置为(n-t/4)，(n-t/4)即为所述采样信号的分数时钟周期级数，t为正整数。
9.一种基于ddr读数据的分数时钟周期同步方法，其特征在于，所述方法包括：
(1)数字锁相环根据自身的延迟级数对ddr控制器读数据命令产生的采样信号进行延迟，得到延迟信号；
(2)采样寄存器经过所述延迟信号采样所述ddr控制器的数据选通信号，并将采样结果发送至数字延迟级数控制电路；
(3)所述数字延迟级数控制电路根据接收的采样结果控制所述数字锁相环的延迟级数，使得所述采样信号与所述数据选通信号同步。
10.根据权利要求9所述的一种基于ddr读数据的分数时钟周期同步方法，其特征在于，所述数字锁相环由固定延迟的数字门单元构成，所述数字锁相环的最大级数的延迟满足所述ddr控制器的一个运行时钟周期。