一种基于时延数据库的快速fpga时延评估方法
技术领域：
：1.本发明涉及集成电路
技术领域：
：，特别涉及一种基于时延数据库的快速fpga时延评估方法。
背景技术：
：：2.fpga是在pal(programablelogicdevice)、cpld(complexprogramablelogicdevice)等可编程器件的基础上进一步发展的产物。其内部包括的电路单元模块有：可配置逻辑模块(lblogicblock)、输入输出模块(iob，inputoutputblock)和内部连线(int，interconnect)等。fpga芯片是二维结构，每个点对应一个tile，每个tile里包含片结构slice，而slice里面包含门级表(gate)。3.fpga是可编程器件且允许无限次的编程。与传统逻辑电路和门阵列(如pal，gal及cpld器件)相比，fpga具有不同的结构。fpga利用小型查找表(如16×1ram)来实现组合逻辑，每个查找表连接到一个d触发器的输入端，该d触发器再驱动其他逻辑电路或驱动i/o，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块(以下简称为模块)，这些模块间利用金属连线互相连接或连接到i/o模块。fpga的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在静态存储器单元中的值决定了模块的逻辑功能以及各模块之间、模块与i/o之间的连接方式，并最终决定了fpga所能实现的功能。4.典型fpga的开发流程一般包括功能定义、器件选型、设计输入、功能仿真、综合优化、综合后仿真、工艺映射、布局、布线、后仿真、板级仿真以及芯片编程与调试等主要步骤。5.在整个开发流程中，时序约束是用户指定的一种最基本的约束，其可指定所设计电路的工作频率，约定芯片的工作速度。而fpga软件为了满足用户的时序约束，在整个物理实现的每一步都需要考虑，尤其到了设计的后期，不同的时延评估方法及不同的时延优化策略，对整个电路的功能影响甚大，这其中最主要包括布局和布线，也是整个流程中比较费时的一步。6.其中，布局具体是指将电路元件摆放到芯片上合法的位置，不存在违法物理约束摆放。布线具体指将电路元件之间的线网联通，不存在短路断路等违反物理约束的连接。在fpga中，其都是将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上的过程中。在是在fpga领域的布局布线过程中，如何在实际布线之前对线网进行快速的、有效的时延评估，对版图设计起到至关重要的作用。7.业界常用的时延评估方法是通过一个快速的布线器计算出模块之间一条最可能的路径，然后基于电阻电容(resistancecapacitance，rc)链的elmoredelaymodel(时延模型)对该路径进行评估，得出时延结果。但该方法计算速度比较慢，因此在布局等优化过程中就不能频繁的调用，相应的也会造成时延评估准确性降低。8.有些也会存储常用模块之间的时延数据到时延查询表中，用于在评估时延时进行局部加速。但创建时延查询表仍需要耗费较多时间，创建的时延查询表的所占存储空间较大，且没法完整的覆盖所有绕线情景。9.即使通过多创建时延查询表来增加对不同绕线情景下的覆盖率，当时延查询表加到很多时，fpga内存的存储空间及查询时间都很大，最终多个时延查询表加到内存中，由于调用时延查询表造成缓存交换频繁，也起不到快速评估模块间时延的效果。技术实现要素：10.本发明的目的是提供一种基于时延数据库的快速fpga时延评估方法，能够通过从电路网表中加载得到芯片绕线信息和线网所覆盖线段的电阻电容信息得到线网的多个配置信息，并根据得到的配置信息和线网两端相对坐标，在芯片实际布线之前，对线网进行快速的、有效的时延评估，评估得到的线网时延能够用于改进fpga的版图设计，有利于提高fpga芯片的设计性能。11.为了达到上述目的，本发明提供一种基于时延数据库的快速fpga时延评估方法，fpga芯片包含按阵列方式设置的若干个单元，任意两个单元之间通过线网连接，所述方法包含：12.获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；13.获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；14.根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延delaynet。15.优选的，所述配置信息包含线网类型，所述线网类型包含：时钟线网、非时钟线网。16.优选的，当线网为时钟线网，所述配置信息包含：与时钟线网对应的时钟类型clocktype、时延值delayclock；17.所述时钟表包含若干个键值对，所述键值对包含所述时钟类型clocktype和对应的时延值delayclock；18.根据时钟线网的时钟类型clocktype查找时钟表，得到该线网两端的时延delaynet＝delayclock。19.优选的，非时钟线网的配置信息包含：线网起点单元源引脚标志idsource、线网起点单元类型typesource、线网起点单元源引脚自身的时延值delaysourceintrincpin、线网起点单元源引脚到该起点单元相邻的布线tile的时延值delayclbtoint；20.所述引脚表包含若干个第一四元组，一个第一四元组对应一个线网；所述第一四元组包含：线网起点单元源引脚标志idsource、线网起点单元类型typesource、线网起点单元源引脚自身的时延值delaysourceintrincpin、线网起点单元源引脚到该起点单元相邻的布线tile的时延值delayclbtoint；21.非时钟线网的配置信息还包含：线网终点单元漏引脚标志idsink、线网终终单元的类型typesink、线网终点单元漏引脚自身的时延值delaysinkintrincpin、线网终点单元漏引脚到该终点单元相邻的布线tile的时延值delayinttoclb；22.所述引脚表包含若干个第二四元组，一个第二四元组对应一个线网；所述第二四元组包含：线网终点单元漏引脚标志idsink、线网终点单元的类型typesink、线网终点单元漏引脚自身的时延值delaysinkintrincpin、线网终点单元相邻的布线tile到该终点单元漏引脚的时延值delayinttoclb。23.优选的，非时钟线网的配置信息还包含：线网的附加时延值delayadd，delayadd＝delayx_dir_add+delayy_dir_add；令xbase、ybase分别为预设的在x、y轴方向的线长阈值，x、y分别为相对坐标(x,y)的横坐标和纵坐标；相对坐标(x,y)的横坐标和纵坐标；令delayx_base为线长为xbase的线段在x轴方向的时延值，delayy_base为线长为ybase的线段在y轴方向的时延值，delayx_dir_add＝delayx_base*numx，delayy_dir_add＝delayy_base*numy；24.所述附加时延表包含若干个第三四元组，一个第三四元组对应一个线网；25.所述第三四元组包含：线网起点单元源引脚标志idsource，线网终点单元漏引脚标志idsink，线网两端起点单元与终点单元相对坐标(x,y)，附加时延值delayadd。26.优选的，非时钟线网的配置信息还包含：线网的基本时延值delaybase，delaybase＝delayx_dir_base+delayy_dir_base；lenx≡xmodxbase，leny≡ymodybase，delayx_dir_base、delayy_dir_base分别表示在x、y轴，长为lenx、leny的线段的时延值；27.所述基本时延表包含若干个第四四元组，一个第四四元组对应一个线网；所述第四四元组包含：线网起点单元源引脚标志idsource，线网终点单元漏引脚标志idsink，线网两端起点单元与终点单元相对坐标(x,y)，基本时延值delaybase。28.优选的，非时钟线网的配置信息还包含：线网的路径信息，所述路径信息包含线网路径不同位置所跨越tile的tile类型tiletype；所述路径表中存有若干组路径信息，一组路径信息对应一个线网。29.优选的，所述线网路径所跨越的tile按照tile类型被分为第一组和第二组；线网跨越第一组的任一tile所产生的时延超过设定的基准时延值timebase，超过基准时延值的时延记为该tile的差分时延值；30.非时钟线网的配置信息还包含：基准时延值timebase、tile类型tiletype、tile在线网的位置信息，与tile类型tiletype及所述位置信息对应的差分时延值delaydiff；31.所述差分表包含若干个第五四元组，一个第五四元组对应一个tile，且该tile为所述第一组的tile；所述第五四元组包含：基准时延值timebase，tile类型tiletype，tile在线网的位置信息，与tile类型tiletype、tile在线网的位置信息对应的差分时延值delaydiff。32.优选的，计算非时钟线网的时延包含步骤：33.s1、基于线网起点单元源引脚标志idsource、线网起点单元类型typesource查找引脚表，得到线网起点单元源引脚自身的时延值delaysourceintrincpin、线网起点单元源引脚到该起点单元相邻的布线tile的时延值delayclbtoint；计算得到线网起点单元源引脚时延值delaysourcepin＝delaysourceintrincpin+delayclbtoint；34.基于线网终点单元漏引脚标志idsink、线网终点单元的类型typesink查找表，得到线网终点单元漏引脚自身的时延值delaysinkintrincpin、线网终点单元相邻的布线tile到该终点单元漏引脚的时延值delayinttoclb；计算得到线网终点单元漏引脚时延值delaysinkpin＝delaysinkintrincpin+delayinttoclb；计算线网两端引脚时延值delaypin＝delaysourcepin+delaysinkpin；35.s2、基于线网起点单元源引脚标志idsource、线网终点单元漏引脚标志idsink、线网两端起点单元与终点单元相对坐标(x,y)查找附加时延表，得到线网的附加时延值delayadd；36.s3、基于线网起点单元源引脚标志idsource、线网终点单元漏引脚标志idsink、线网两端起点单元与终点单元相对坐标(x,y)，查找基本时延表，获取线网的基本时延值delaybase；37.s4、查找路径表，获取线网路径，线网路径不同位置所跨的tile类型tiletype，若tiletype属于所述第一组，基于线网所跨越tile的类型tiletype、该tile在线网的位置查找差分表，得到该tile的差分时延值delaydiff；重复步骤s4，直到获得该线网跨越的所有属于第一组的tile的差分时延值并求和，得到线网的差分时延值delaynetdiff＝∑delaydiff；38.s5、计算得到线网两端的时延delaynet＝delaypin+delaybase+delayadd+delaynetdiff。39.与现有技术相比，本发明的有益效果在于：40.1)本发明的时延评估方法能够大大加快线网两端时延的评估速度；41.2)本发明的时延评估方法能够大大提高线网两端时延的评估精度，评估结果准确可靠；42.3)现有技术中，将芯片的一个模块对应对应一个时延数据建立查找表，不仅查表时间长，所建立的查找表占用内存太大，查找速度慢，并且在芯片布局复杂的情况下，绕线后线网的实际时延结果与查表评估结果相差较大；本发明中通过建立六个基本查找表(时钟表、差分表、路径表、附加时延表、基本时延表、引脚表)和时延计算规则，在合理内存消耗的情况下，并通过查表累加的方式实现线网两端时延快速计算；43.4)本发明能够适用于所用绕线情景下的线网，针对不同的绕线器，减少减少线网绕线前的线网时延评估结果和绕线后的线网真实时延之间的偏差。附图说明44.为了更清楚地说明本发明技术方案，下面将对描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图：45.图1为fpga芯片阵列结构及tile内部逻辑资源结构示意图；46.图2为本发明的实施例中，基于时延数据库的快速fpga时延评估方法流程图；47.图2a为本发明的实施例中，步骤s103中查表计算线网两端时延的流程图；48.图3为本发明实施例中，fpga芯片的一个线网示意图；49.图4为本发明的实施例中，线网两端相对坐标相同的两个线网示意图。具体实施方式50.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。51.首先，给出本发明中一些专用术语的定义：52.tile(阵列)：实现特定物理功能的元器件，如lut(查找表look-up-table)、dff(数据触发器)、slice、dsp(数字信号处理器)等)；其中在线网跨越dsp、iob(可编程输入输出单元)、ram等类型的单元产生的时延值较长；53.segment(线段)：布线后线网中的各段金属走线；54.net(线网)：单元之间相互连接的信号线；55.pin(引脚)：单元与线网的交接点；56.place(布局)：摆放单元到电路合法的位置上；57.route(布线)：将信号线映射到版图上；58.path(路径)：从线网起点单元源引脚到线网终点单元漏引脚的一条完整线路；59.table(表)：一组有规则的存储单元；60.timing(时序)：物理实现过程中，优化各路径满足特定时延要求的一个标准；61.fpga是一种基于tile的规整阵列结构。fpga芯片的绕线资源图(可以从fpga芯片的电路网表中得到)主要描述芯片内部任意两个单元之间的线段(segment)连接信息，同时所述电路网表中还包含了每个线段的电容电阻信息。根据所述电容电阻信息可以得知对应线段的时延(此为现有技术，在本发明中不做重点描述)。62.如图1所示，fpga芯片采用规则的阵列结构进行设计。tile的种类主要分为两类，一类是用于摆放inst(单元)的logic(逻辑)类型的tile(inst是单元，由用户设计；tile是阵列，由芯片厂商设计的。inst往tile里摆放，实现用户的功能)，另外一类是用于连接logic单元的interconnect(走线，简称为inter)类型的tile。63.fpga芯片上除了一些特别的功能需求，如gtx(gigabittransceiver千兆位收发器、xadc(xilinxanalog-to-digitalconverter模数转换器等)，fpga芯片上每一列的tile类型都是一样的(例如一列tile可以是inter、iob、lb、dsp、ram中的任一种类型)。且为了让绕线资源丰富，logic类型的tile与inter类型的tile是成对出现，方便逻辑单元的信号线顺利绕线。64.如图1中两条纵向的长虚框所示，fpga芯片上tile的分布在每一列的类型都一样，图1中还放大显示了inter类型tile及logic类型tile的内部逻辑。65.以下是绕线资源图中，与图3引脚aq到引脚d4之间线网对应路径的配置信息：66.net″net_name″，67.outpin″source_inst″aq，68.inpin″sink_inst″d4，69.piplb2_x31y117lb_pin_aq-＞omux4，70.piplb1_x38y137imux37-＞lb_pin_d4，71.pipint1_x38y137alter1-＞bounce1，72.pipint1_x38y137bounce1-＞imux137，73.pipint1_x38y137s1toendo-＞alter1，74.pipint1_x38y138s2t1end0-＞s1t0beg0，75.pipint2_x31y117omux4-＞s6tobeg0，76.pipint2_x33y121s6toendo-＞s6t1bego，77.pipint2_x33y127s6t1endo-＞s6t1bego，78.pipint2_x33y133s6t1end0-＞s6t0beg0，79.pipint2_x35y137s6t0end0-＞s2t0beg0，80.pipint2_x37y137s2t0end0-＞s2t1beg0，；81.在用户设计的电路中，先经综合后生成电路网表，再经物理实现在fpga上配置实现用户设计的功能。网表中的信号就是先通过输入引脚(outputpin)，再经配置单元进行pip(可编程互联点，programableinterconnectionpoint)连零组或者多组path，最终通过输出引脚(inputpin)输出。82.上述路径信息中，aq表示线网起点单元的源引脚(也即outputpin)，d4表示线网终点单元的漏引脚(也即inputpin)。相同类型的tile具有相同的sourcepin和sinkpin。83.如图3所示，一条配置成功的两端线网(aq到d4之间的线网)，其描述了信号如何从aq(sourcepin)传输到d4(sinkpin)，能方便的看出用的path及pip(上述路径配置信息中“→”代表一个pip，若干个pip构成一个路径)。以上述路径信息中最后一行为例，int2_x37y137表示int类型的tile，s2toend0、s2t1beg0代表线段。84.由于fpga芯片的规则存储，在已知sourcepin、sinkpin以及sourcepin、sinkpin之间相对偏移的情况下，无论线网sourcepin的起始位置在哪里，sourcepin与对应sinkpin之间所走路径是一样的，其经过的segment和pip的类型是一模一样的。85.在本发明的实施例中，如图4所示，在fpga芯片中，需要连接第一行第一列单元的ab引脚(在芯片的位置为x01y01)与第一行第二列单元的cd引脚(在芯片的位置为x01y20)，并且需要连接第二行第一列单元的ab引脚与第二行第二列单元的cd引脚。第一行的引脚ab与第一行的引脚cd的相对位置、第二行的引脚ab与第二行的引脚cd的相对坐标均为(0,19)。第一行的引脚ab连接第一行的引脚cd的路径为path1，第二行的引脚ab连接第二行的引脚cd的路径为path2，path1与path2所跨越的芯片资源是相同的，因而时延值也是相同的。86.本发明提供一种基于时延数据库的快速fpga时延评估方法，fpga芯片包含按阵列方式设置的若干个单元，任意两个单元之间通过线网连接，所述方法包含：87.s101、加载电路网表，获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息(如何从电路网表获取配置信息，此为现有技术，本发明不做重点叙述)。88.本发明的实施例中，所述配置信息包含线网类型，所述线网类型包含：时钟线网、非时钟线网。线网类型可以根据线网两端引脚类型进行判断。89.在本发明的实施例中，时钟线网的配置信息包含：与时钟线网对应的时钟类型clocktype、时延值delayclock。其中，clocktype包含：全局时钟和局部时钟。90.在本发明的实施例中，非时钟线网的配置信息包含：线网起点单元源引脚标志idsource、线网起点单元类型typesource、线网起点单元源引脚自身的时延值delaysourceintrincpin、线网起点单元源引脚到该起点单元相邻的布线(int)tile的时延值delayclbtoint。91.在本发明的实施例中，非时钟线网的配置信息还包含：线网终点单元漏引脚标志idsink、线网终终单元的类型typesink、线网终点单元漏引脚自身的时延值delaysinkintrincpin、线网终点单元漏引脚到该终点单元相邻的布线(int)tile的时延值delayinttoclb。92.在本发明的实施例中，非时钟线网的配置信息还包含：线网的基本时延值delaybase，delaybase＝delayx_dir_base+delayy_dir_base；xbase、ybase分别为在x、y轴方向距离线网起点单元的线长阈值，delayx_dir_base、delayy_dir_base分别表示在x、y轴方向距离线网起点单元小于线长阈值xbase、ybase的范围内，线网在x、y轴方向上覆盖的所有线段的时延和。93.在本发明的实施例中，非时钟线网的配置信息还包含：线网的附加时延值delayadd，delayadd＝delayx_dir_add+delayy_dir_add；令xbase、ybase分别为预设的在x、y轴方向的线长阈值，x、y分别为相对坐标(x,y)的横坐标和纵坐标；令delayx_base为线长为xbase的线段在x轴方向的时延值，delayy_base为线长为ybase的线段在y轴方向的时延值，delayx_dir_add＝delayx_base*numx，delayy_dir_add＝delayy_base*numy。在本发明的实施例中，非时钟线网的配置信息还包含：线网的基本时延值delaybase，delaybase＝delayx_dir_base+delayy_dir_base；lenx≡xmodxbase，leny≡ymodybase，delayx_dir_base、delayy_dir_base分别表示在x、y轴方向，长为lenx、leny的线段的时延值；94.在本发明的实施例中，非时钟线网的配置信息还包含：线网的路径信息，线网路径信息不同位置所跨越tile的tile类型；所述路径表中存有若干组路径信息，一组路径信息对应一个线网。95.在本发明的实施例中，线网跨越的若干个tile按照tile类型被分为第一组和第二组；线网跨越第一组的任一tile所产生的时延超过设定的基准时延值timebase，超过基准时延值的时延记为该tile的差分时延值；第一组单元包含dsp、iob、ram等类型的tile。96.非时钟线网的配置信息还包含：基准时延值timebase、tile类型tiletype、tile在线网的位置信息，与tile类型tiletype及tile在线网的位置信息对应的差分时延值delaydiff；97.s102、获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表(clocktable)、差分表(difftable)、路径表(pathtable)、附加时延表(longtable)、基本时延表(basetable)、引脚表(pintable)；98.在本发明的实施例中，所述时钟表包含若干个键值对，所述键值对包含所述时钟类型clocktype和对应的时延值delayclock；时钟线网两端的时延delaynet＝delayclock。99.在本发明的实施例中，所述引脚表包含若干个第一四元组，一个第一四元组对应一个线网；所述第一四元组包含：线网起点单元源引脚标志idsource、线网起点单元类型typesource、线网起点单元源引脚自身的时延值delaysourceintrincpin、线网起点单元源引脚到该起点单元的时延值delayclbtoint。100.在本发明的实施例中，所述引脚表还包含若干个第二四元组，一个第二四元组对应一个线网；所述第二四元组包含：线网终点单元漏引脚标志idsink、线网终点单元的类型typesink、线网终点单元漏引脚自身的时延值delaysinkintrincpin、线网终点单元到该终点单元漏引脚的时延值delayinttoclb。101.所述基本时延表包含若干个第三四元组，一个第三四元组对应一个线网；所述第三四元组包含：线网起点单元源引脚标志idsource，线网终点单元漏引脚标志idsink，线网两端起点单元与终点单元相对坐标(x,y)，基本时延值delaybase。102.所述附加时延表包含若干个第四四元组，一个第四四元组对应一个线网；103.所述第四四元组包含：线网起点单元源引脚标志idsource，线网终点单元漏引脚标志idsink，线网两端起点单元与终点单元相对坐标(x,y)，附加时延值delayadd。104.所述差分表包含若干个第五四元组，一个第五四元组对应一个单元，且该单元为所述第一组的单元；所述第五四元组包含：单元基准时延值timebase，单元类型tiletype，单元在线网的位置信息，与单元类型tiletype对应的差分时延值delaydiff。105.s103、根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延delaynet，如图2a所示，具体包含步骤：106.s1031、当线网为时钟线网，基于时钟线网的时钟类型clocktype查找时钟表，时钟线网两端的时延delaynet＝delayclock；当线网为非时钟线网，进入s1032；107.s1032、基于线网起点单元源引脚标志idsource、线网起点单元类型typesource查找引脚表，得到线网起点单元源引脚自身的时延值delaysourceintrincpin、线网起点单元源引脚到该起点单元相邻的布线tile的时延值delayclbtoint；计算得到线网起点单元源引脚时延值delaysourcepin＝delaysourceintrincpin+delayclbtoint；108.基于线网终点单元漏引脚标志idsink、线网终点单元的类型typesink查找表，得到线网终点单元漏引脚自身的时延值delaysinkintrincpin、线网终点单元相邻的布线tile到该终点单元漏引脚的时延值delayinttoclb；计算得到线网终点单元漏引脚时延值delaysinkpin＝delaysinkintrincpin+delayinttoclb；计算线网两端引脚时延值delaypin＝delaysourcepin+delaysinkpin；进入s1033；109.s1033、基于线网起点单元源引脚标志idsource、线网终点单元漏引脚标志idsink、线网两端起点单元与终点单元相对坐标(x,y)查找附加时延表，得到线网的附加时延值delayadd；110.s1034、基于线网起点单元源引脚标志idsource、线网终点单元漏引脚标志idsink、线网两端起点单元与终点单元相对坐标(x,y)，查找基本时延表，获取线网的基本时延值delaybase；进入s1035；111.s1035、查找路径表，获取线网所跨越tile的类型tiletype及该tile在线网的位置；若tiletype属于所述第一组，基于tile类型tiletype查找差分表，得到该tile的差分时延值delaydiff；重复步骤s1035，直到获得该线网跨越的所有属于第一组的tile的差分时延值并求和，得到线网的差分时延值delaynetdiff＝∑delaydiff；进入s1036；112.s1036、计算得到线网两端的时延：113.delaynet＝delaypin+delaybase+delayadd+delaynetdiff。114.实施例一115.如图4所示，aq作为线网起点单元源引脚标志，d4作为线网终点单元漏引脚标志，计算从引脚aq到引脚d4之间线网的时延，该线网为非时钟线网，该线网x轴方向长度为8，y轴方向长度为21。本实施例中xbase＝15，ybase＝22。也即本实施例中delayadd＝0。查找路径表发现该线网其对应的一组path依序包含：连到pinaq的segment、接连4根长度为6的x6类型的segment、2根x2类型的segment、一根x1类型的segment和pind4对应的segment(相当于在x轴方向的线长为8，在y轴方向线长21)，共经过两个ram和一个dsp(也即经过了3个第一组的单元)。116.线网两端引脚时延值为170ns，其中引脚aq自身时延、引脚aq到其相邻单元时延之和是103ns；引脚d4自身时延、引脚d4相邻单元到引脚d4时延之和是67ns；117.delaysourcepin＝103ns；delaysinkpin＝67ns；118.线网两端引脚时延值delaypin＝delaysourcepin+delaysinkpin＝170ns；119.基本时延表中对应的第三四元组为：aq,d4,(8,21),1350。通过该第三四元组中的前三个值，可以查到线网对应的基本时延值：120.delaybase＝1350ns。121.线网跨dsp的附加值是20ns，跨两个ram的附加值分别是30ns和32ns。线网的差分时延值delaynetdiff＝30+32+20＝82ns。122.因此，线网两端的时延delaynet＝delaypin+delaybase+delaynetdiff＝1602ns。123.实施例二124.在本实施例中，线网两端的相对坐标为(43,35)，xbase和ybase均为18。线网被视为在x轴方向由一根长为7的线段(x7)和2根长为xbase＝18拼接而成。线网在y轴方向由一根x18线段和一根x7线段拼接而成。由于芯片在x轴方向和y轴方向结构不同，相同长度的线段在x轴方向和y轴方向可以有不同的时延值。125.x轴方向线长18的线段的时延值为230ns、y轴方向线长18的线段的时延值为180ns。delayadd＝230*2+180＝640。126.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本
技术领域：
：的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。当前第1页12当前第1页12