一种数控系统FPGA-flash内存芯片配置电路的制作方法

本实用新型涉及电子数控技术领域，特别是涉及一种数控系统fpga-flash内存芯片配置电路。

背景技术：

当今世界，工业发达国家对工业自动化高度重视，竞相发展机电一体化、高精、高效、高自动化先进设备，特别是随着微电子、计算机技术、通讯技术、电力技术、传感技术、伺服技术、数控技术的高速发展，自动化控制在20世纪80年代以后成为各国制造商竞相展示先进技术、争夺用户、扩大市场的焦点。

现代硬件程序设计规模越来越大，功能越来越复杂，当多个应用程序同时在一个硬件平台上实现时，各个程序的资源使用和数据通路可能会冲突，这增加了控制电路设计的复杂程度，给开发人员增加了工作量和开发难度。通过多重配置，可以将多个应用程序根据需要分时加载到fpga中，不仅精简了电路设计，而且使系统更加灵活。fpga多重配置的特点可以让特定条件下的用户选择片上资源不多的fpga去实现需要很多资源fpga才能实现的功能，这大大降低了开发费用，同时提高了fpga的利用率。

fpga是一种基于硬件描述语言的半定制集成电路，它是在pal、gal、cpld等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(asic)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，在fpga系统的开发过程中，通过与fpga芯片外围电路配合可将电路逻辑程序烧录至fpga芯片上进行测试。

flash闪存的英文名称是"flashmemory"，一般简称为"flash"，它属于内存器件的一种，是一种不挥发性(non-volatile)内存。闪存的物理特性与常见的内存有根本性的差异:目前各类ddr、sdram或者rdram都属于挥发性内存，只要停止电流供应内存中的数据便无法保持，因此每次电脑开机都需要把数据重新载入内存；闪存在没有电流供应的条件下也能够长久地保持数据，其存储特性相当于硬盘，这项特性正是闪存得以成为各类便携型数字设备的存储介质的基础。

但是，目前在数控技术中的fpga-flash内存芯片配置电路中，主要存在的问题是偶尔上电时flash中的软件程序上传不到fpga内存中，使fpga上电无法正常运行；还有一个问题是偶尔下电时由于电路问题容易冲坏flash中的软件程序内容，使fpga再次上电时无法正常运行。

技术实现要素：

本实用新型主要解决的技术问题是提供一种芯片配置电路，能够实现fpga上电或者下电时电路稳定运行，并增强电路的抗干扰性。

为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种数控系统fpga-flash内存芯片配置电路。该电路包括fpga、内存配置芯片、软件下载电路和上拉电阻；

其中，所述内存配置芯片通过对应的引脚分别与所述fpga和所述软件下载电路连接，所述fpga与所述软件下载电路通过对应的引脚连接；所述上拉电阻连接在所述fpga和内存配置芯片之间；所述fpga、内存配置芯片、软件下载电路和上拉电阻均与电源连接。

整个电路的每一个信号都采用最大限度的抗干扰电路，最大限度的保证电路的稳定性和可靠性。

所述fpga的型号具体为xc3s250e；所述内存配置芯片的型号具体为xcf02；所述软件下载电路具体为cn4；所述上拉电阻包括第一上拉电阻r159、第二上拉电阻r160、第三上拉电阻r161、第四上拉电阻r620。

优选地，所述xcf02的控制信号引脚oe、cf、ce、clk对应接到所述xc3s250e的相同信号引脚上，所述xcf02的控制信号引脚tms、tdi、tdo和tck对应接到所述cn4的引脚上。

优选地，所述第一上拉电阻r159的第一端连接在所述xcf02的引脚oe与所述fpga的引脚i/o连接之间，所述第一上拉电阻r159的第二端接电源。

优选地，所述第二上拉电阻r160的第一端连接在所述xcf02的引脚cf与所述fpga的引脚prog连接之间,所述第二上拉电阻r160的第二端接电源。

优选地，所述第三上拉电阻r161的第一端连接在所述xcf02的引脚ce与所述fpga的引脚done连接之间，所述第三上拉电阻r161的第二端连接在所述第二上拉电阻r160的第二端与电源的连接之间。

优选地，所述第四上拉电阻r620的第一端连接在所述xcf02的引脚clk与所述fpga的引脚cclk连接之间,所述第四上拉电阻r620的第二端接电源。

第一上拉电阻r159为使能信号oe/r的上拉电阻，保持不操作内存芯片时的oe/r电平持续保持为3.3v，从而提高使能信号oe/r的稳定性；第二上拉电阻r160为编程信号prog的上拉电阻，保持不编写内存芯片时的prog电平持续保持为3.3v，从而提高编程信号prog的稳定性；第三上拉电阻r161为片选信号ce的上拉电阻，保持不操作内存芯片时的ce电平持续保持为3.3v，从而提高片选信号ce的稳定性；第四上拉电阻r620(47k)为时钟信号clk的上拉电阻，保持clk为稳定的波形，从而提高时钟信号clk的稳定性。

优选地，所述cn4还包括接口cn14，所述接口cn14与xilinx公司下载电缆线连接，所述下载电缆线的型号为：dlc9lp；所述cn4的接口采用标准jtag接口。

优选地，所述第一上拉电阻r159、第二上拉电阻r160采用4.7k大小的电阻；所述第四上拉电阻r620均采用47k大小的电阻，所述第三上拉电阻r161采用390ω大小的电阻。

优选地，所述电源具体为vdd33,所述vdd33分别与所述所述fpga、内存配置芯片和软件下载电路的对应引脚连接。

本实用新型的有益效果是：(1)电路结构简单，体积小，成本低；(2)flash内存配置芯片xcf02的oe使能信号、cf编程信号、ce片选信号、clk时钟信号都加上上拉电阻，增强了数控系统的抗干扰能力和稳定性。

附图说明

图1是本实用新型fpga-flash内存芯片配置电路图。

具体实施方式

为了使本实用新型的目的和技术方案更加清楚，以下结合附图对本实用新型内容作进一步地的阐述。

在一示例性实施例中，如图1所示，一种数控系统fpga-flash内存芯片配置电路包括fpga、内存配置芯片、软件下载电路和上拉电阻；

其中，所述内存配置芯片通过对应的引脚分别与所述fpga和所述软件下载电路连接，所述fpga与所述软件下载电路通过对应的引脚连接；所述上拉电阻连接在所述fpga和内存配置芯片之间；所述fpga、内存配置芯片、软件下载电路和上拉电阻均与电源连接。

本电路采用优化fpga-flash内存芯片配置电路，并加装抗干扰电路，增加上拉电阻改进性电路可提高稳定性和可靠性。

进一步地，所述fpga的型号具体为xc3s250e；所述内存配置芯片的型号具体为xcf02；所述软件下载电路具体为cn14；所述上拉电阻包括第一上拉电阻r159、第二上拉电阻r160、第三上拉电阻r161、第四上拉电阻r620。整个电路的每一个信号都采用最大限度的抗干扰电路，最大限度的保证电路的稳定性和可靠性。

进一步地，内存芯片xcf02的控制信号oe、cf、ce、clk、din、tms、tck、tdo对应接到fpga芯片xc3s250e的相同信号引脚上，用于上系统上电时将xcf02中的软件程序导入到xc3s250e内存中；xcf02的控制信号tms、tdi、tdo、tck接到cn14的jtag引脚上，用于下载软件到xcf02中。

进一步地，所述第一上拉电阻r159的第一端连接在所述xcf02的引脚oe与所述fpga的引脚i/o连接之间，所述第一上拉电阻r159的第二端接电源。第一上拉电阻r159为使能信号oe/r的上拉电阻，其大小为4.7k，保持不操作内存芯片时的oe/r电平持续保持为3.3v，从而提高使能信号oe/r的稳定性。

进一步地，所述第二上拉电阻r160的第一端连接在所述xcf02的引脚cf与所述fpga的引脚prog连接之间,所述第二上拉电阻r160的第二端接电源。第二上拉电阻r160为编程信号prog的上拉电阻，其大小为4.7k，保持不编写内存芯片时的prog电平持续保持为3.3v，从而提高编程信号prog的稳定性。

进一步地，所述第三上拉电阻r161的第一端连接在所述xcf02的引脚ce与所述fpga的引脚done连接之间，所述第三上拉电阻r161的第二端连接在所述第二上拉电阻r160的第二端与电源的连接之间。第三上拉电阻r161为片选信号ce的上拉电阻，其大小为390ω，保持不操作内存芯片时的ce电平持续保持为3.3v，从而提高片选信号ce的稳定性。

进一步地，所述第四上拉电阻r620的第一端连接在所述xcf02的引脚clk与所述fpga的引脚cclk连接之间,所述第四上拉电阻r620的第二端接电源。第四上拉电阻r620为时钟信号clk的上拉电阻，其大小为47k，保持clk为稳定的波形，从而提高时钟信号clk的稳定性。

进一步地，内存芯片xcf02使能oe信号用第一上拉电阻r159(4.7k)，编程信号cf用第二上拉电阻r160(4.7k)，片选信号ce用第三上拉电阻r161(390ω)上拉电阻，时钟信号clk用第四上拉电阻r620(47k)。

进一步地，所述cn4还包括接口cn14，所述接口cn14与xilinx公司下载电缆线连接，所述下载电缆线的型号为：dlc9lp；所述cn4的接口采用标准jtag接口。

进一步地，电路中的使用电源均为vdd33，电压大小为3.3v，所述vdd33分别与所述所述fpga、内存配置芯片和软件下载电路的对应引脚连接。

该电路可以解决偶尔上电时flash中的软件程序上传不到fpga内存中的问题，还可以解决偶尔下电时由于电路问题容易冲坏flash中的软件程序内容，使fpga再次上电时无法正常运行的困难。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。