存储控制器、存储设备和存储设备的操作方法与流程

存储控制器、存储设备和存储设备的操作方法
1.对相关申请的交叉引用
2.本技术根据要求于2020年12月15日在韩国知识产权局提交的第10-2020-0175139号韩国专利申请的优先权，其公开内容通过引用被整体合并于此。
3.技术领域本文描述的本公开的实施例涉及一种半导体存储器，并且更具体地，涉及一种存储控制器、存储设备和存储设备的操作方法。


背景技术：

4.半导体存储器被分类为：易失性存储器，在电源中断时其中存储的数据消失，诸如静态随机存取存储器(sram)或动态随机存取存储器(dram)；或者，非易失性存储器，即使在电源中断时其中存储的数据仍保持，诸如闪存、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)或铁电ram(fram)。
5.存储控制器和非易失性存储设备通过数据信号彼此通信。可以执行训练以改进存储控制器与非易失性存储设备之间通过数据信号的数据传输的可靠性。训练包括对齐通过数据信号并行递送的数据片段的传输或到达时序。


技术实现要素：

6.本公开的实施例提供了一种具有改进的训练速度的存储控制器、存储设备和存储设备的操作方法。
7.根据至少一些示例实施例，一种包括存储控制器电路和非易失性存储设备的存储设备的操作方法包括：执行第一启动操作；对多个数据信号执行第一训练，使得对数据信号的整个窗口重复执行第一训练的检测操作；存储基于第一训练的结果生成的偏移信息；基于第一训练的结果执行正常操作；执行第二启动操作；基于在第一训练中生成的偏移信息对多个数据信号执行第二训练，使得对数据信号的窗口的左边沿区段和右边沿区段重复执行第二训练的检测操作；以及基于第二训练的结果执行正常操作，其中，检测操作包括：由存储控制器电路通过多个数据信号向非易失性存储设备发送读取命令和地址；由存储控制器电路通过多个数据信号和与多个数据信号同步的数据选通信号从非易失性存储设备接收模式数据；以及当模式数据与给定参考数据不匹配时，由存储控制器电路调整数据选通信号的延迟量。
8.根据至少一些示例实施例，一种存储设备包括：非易失性存储设备；以及存储控制器电路，其通过多个数据信号与非易失性存储设备连接，其中，所述存储控制器电路被配置为使得基于执行第一启动操作，存储控制器电路对多个数据信号执行第一训练，并基于第一训练的结果生成偏移信息，其中，所述存储控制器电路还被配置为使得基于执行第二启动操作，存储控制器电路基于偏移信息对数据信号的窗口的左边沿区段和右边沿区段内的多个数据信号执行第二训练，其中，第一启动操作是首次执行的启动操作，并且第二启动操作是在第一启动操作之后执行的启动操作。
9.根据至少一些示例实施例，一种存储控制器电路包括：多个数据输入/输出焊盘，
被配置为接收多个数据信号；数据选通焊盘，被配置为接收数据选通信号；以及训练电路，其中，所述训练电路被配置为使得基于第一启动操作的执行，训练电路对多个数据信号执行第一训练，并基于第一训练的结果生成偏移信息，其中，所述训练电路还被配置为使得基于第二启动操作的执行，训练电路基于偏移信息对数据信号的窗口的左边沿区段和右边沿区段内的多个数据信号执行第二训练，其中，第一启动操作是首次执行的启动操作，并且第二启动操作是在第一启动操作之后执行的启动操作。
附图说明
10.通过参考附图详细描述示例实施例，本发明构思的示例实施例的上述和其他特征和优点将变得更加清楚。附图旨在描绘示例实施例，并且不应被解释为限制权利要求的预期范围。除非明确指出，否则附图不应被认为是按比例绘制的。
11.图1是图示根据本公开的示例实施例的存储设备的框图。
12.图2是图示图1的存储控制器的框图。
13.图3是图示图1的非易失性存储设备的框图。
14.图4是图示图1的存储设备的操作的流程图。
15.图5a图示了图1的非易失性存储设备输出数据比特的示例。
16.图5b图示了图5a的数据比特由图1的存储控制器接收的示例。
17.图6是图示图2的存储控制器的nvm接口电路的框图。
18.图7是更详细地图示图6的nvm接口电路的框图。
19.图8a和图8b是图示偏移信息的示图。
20.图9是图示图1的存储控制器的操作的流程图。
21.图10是图示根据本公开的示例实施例的第二训练操作的流程图。
22.图11是图示第一训练方法的示图。
23.图12是图示根据本公开的示例实施例的第二训练操作的示图。
24.图13是图示图1的存储控制器的操作的流程图。
25.图14是图示应用根据本公开的示例实施例的存储设备的固态驱动器(ssd)系统的框图。
26.图15是图1的非易失性存储设备的示例结构的图示。
具体实施方式
27.如本发明构思的领域中的传统，在附图中以功能块、单元和/或模块的形式描述和图示了实施例。本领域技术人员将认识到，这些块、单元和/或模块由电子(或光学)电路，诸如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等物理地实现，这些电子(或光学)电路可以使用基于半导体的制造技术或其他制造技术形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可以使用软件(例如，微代码)来编程以执行本文讨论的各种功能，并可以可选地由固件和/或软件驱动。可替代地，每个块、单元和/或模块可以由专用硬件实现，或者实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。此外，在不脱离示例实施例的范围的情况下，实施例的每个块、单元和/或模块可以物理地分成两个或更多个交互的离散
块、单元和/或模块。此外，在不脱离示例实施例的范围的情况下，示例实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
28.下面，可以详细且清楚地描述本公开的示例实施例，使得本领域技术人员可以容易地实施本公开。
29.这里，本公开中使用的术语“数据训练”是指搜索和调整数据信号dq的窗口的中心的操作。术语“左边沿le”是指形成数据信号dq的窗口的单位间隔ui的左侧的闭合部分(或其对应于最初时间点的部分)。术语“右边沿re”是指数据信号dq的单位间隔ui的右侧的闭合部分(或其对应于最后时间点的部分)。此外，表述“单位间隔ui”可以与术语“数据信号的窗口”互换。
30.图1是图示根据本公开的示例实施例的存储设备的框图。参考图1，存储设备100可以包括存储控制器110和非易失性存储设备120。在示例实施例中，存储设备100可以是在计算设备中使用的高容量存储介质，诸如固态驱动器(ssd)或存储卡。
31.存储控制器110可以被配置为响应于外部设备(例如，主机、中央处理单元(cpu)或应用处理器(ap))的请求或在外部设备的控制下控制非易失性存储设备120。例如，为了控制非易失性存储设备120，存储控制器110可以通过控制信号ctrl、多个数据信号dq和数据选通信号dqs与非易失性存储设备120交换各种信号。
32.在示例实施例中，控制信号ctrl、数据选通信号dqs以及多个数据信号dq可以通过不同信号线和不同信号引脚被提供给非易失性存储设备120。控制信号ctrl和数据选通信号dqs可以是用于区分通过多个数据信号dq提供给非易失性存储设备120的信号(例如，命令cmd、地址addr和数据“data”)的信号。在示例实施例中，每个数据信号dq表示通过数据(dq)引脚发送/接收的信号，并且数据选通信号dqs表示通过数据选通(dqs)引脚发送/接收的信号。
33.响应于来自存储控制器110的各种信号，非易失性存储设备120可以存储从存储控制器110接收的数据“data”，或者可以将存储的数据“data”递送到存储控制器110。例如，非易失性存储设备120可以基于控制信号ctrl来确定通过数据信号dq提供的信号是命令cmd、地址addr还是数据“data”。在示例实施例中，诸如命令锁存使能信号cle、地址锁存使能信号ale、读取使能信号/re、以及写入使能信号/we的控制信号ctrl可以通过控制信号线被提供给非易失性存储设备120。
34.非易失性存储设备120可以被配置为基于数据选通信号dqs来识别(或捕获)通过数据信号dq提供的数据“data”。非易失性存储设备120可以基于接收的命令cmd和接收的地址addr来存储识别的数据“data”。
35.在示例实施例中，非易失性存储设备120可以包括nand闪存。然而，本公开不限于此。例如，非易失性存储设备120可以包括易失性和非易失性存储器中的至少一个，诸如sram、dram、同步dram(sdram)、只读存储器(rom)、prom、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、pram、mram、rram和fram。
36.存储控制器110可以被配置为控制非易失性存储设备120。例如，非易失性存储设备120可以在存储控制器110的控制下执行编程、读取或擦除操作。此外，存储控制器110可以利用非易失性存储设备120执行训练。
37.存储控制器110可以在存储设备100的特定情况——诸如启动或初始化——下利
用非易失性存储设备120执行训练。例如，可以在向存储设备100供电之后或者在存储设备100从省电模式返回到正常模式之后执行训练。可以在存储控制器110一般控制非易失性存储设备120之前(例如，在存储控制器110允许非易失性存储设备120执行编程、读取或擦除操作之前)执行训练。
38.存储控制器110可以通过训练来提高与非易失性存储设备120的数据交换的可靠性。例如，存储控制器110可以通过在各种条件下向非易失性存储设备120写入训练模式或从非易失性存储设备120读取训练模式来检测数据信号dq的窗口的中心。为了对齐检测到的数据信号dq的窗口中心，存储控制器110可以调整延迟锁定环(dll)或锁相环(pll)的偏移值。
39.根据本公开的存储控制器110可以包括训练电路111。训练电路111可以利用非易失性存储设备120执行训练。训练电路111可以将需要训练的多条信息或通过训练获得的多条信息(例如，稍后将描述的多条偏移信息)存储在存储器中。训练电路111可以通过使用多条信息来利用非易失性存储设备120执行训练。
40.在示例实施例中，当首次执行启动操作时，训练电路111可以执行训练(或第一训练)操作。训练电路111可以通过第一训练操作生成多条偏移信息，并可以将多条偏移信息存储在存储器中。当执行与首次执行的启动操作不同的启动操作时，训练电路111可以执行快速训练(或第二训练)操作。
41.例如，第一训练操作可以指示不使用多条偏移信息并对整个单位间隔ui执行检测操作的训练操作。第二训练操作可以指示基于在第一训练操作中生成的多条偏移信息对单位间隔ui的一部分执行检测操作或检测步骤的训练操作。
42.训练电路111可以基于多条偏移信息执行第二训练操作，从而减少启动时间。将参考以下附图更详细地描述根据本公开的存储控制器110的操作。
43.图2是图示图1的存储控制器的框图。参考图1和图2，存储控制器110可以包括中央处理单元(cpu)112、主机接口电路115和nvm接口电路119。存储控制器110还可以包括闪存转换层(以下称为“ftl”)113、分组管理器114、缓冲存储器116、纠错码(ecc)引擎117和高级加密标准(aes)引擎118。存储控制器110还可以包括ftl 113被加载到其上的工作存储器(未示出)，并且当cpu 112执行闪存转换层113时，非易失性存储设备120的数据写入和读取操作可以被控制。
44.根据至少一些示例实施例，存储控制器110的ftl 113、分组管理器114、纠错码ecc引擎117和aes引擎118中的任何一个或全部可以由诸如包括逻辑电路的硬件、执行软件的硬件/软件组合或上述两者的组合的处理电路来实现。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、处理器核、算术逻辑单元(alu)、数字信号处理器、微处理器、微计算机、现场可编程门阵列(fpga)、可编程逻辑单元、特殊应用集成电路(asic)等中的一个或多个。因此，ftl 113、分组管理器114、纠错码ecc引擎117、aes引擎118和存储控制器110在本说明书中也可以被称为ftl电路113、分组管理器电路114、纠错码ecc引擎电路117、aes引擎电路118和存储控制器电路110。
45.在示例实施例中，主机接口电路115可以基于各种接口中的至少一种，诸如双倍数据速率(ddr)接口、低功率ddr(lpddr)、通用串行总线(usb)接口、多媒体卡(mmc)接口、外围组件互连(pci)接口、pci-快速(pci-e)接口、高级技术附接(ata)接口、串行ata(sata)接
口、并行ata(pata)接口、小型计算机小型接口(scsi)接口、增强型小型磁盘接口(esdi)、集成驱动电子设备(ide)接口、移动工业处理器接口(mipi)、非易失性存储器-快速(nvm-e)接口和通用闪存(ufs)接口。
46.主机接口电路115可以与主机(未示出)交换分组。从主机发送到主机接口电路115的分组可以包括要被写入非易失性存储设备120中的命令或数据，并且从主机接口电路115发送到主机的分组可以包括对从非易失性存储设备120读取的命令或数据的响应。nvm接口电路119可以将要被写入非易失性存储设备120中的数据发送到非易失性存储设备120，或可以接收从非易失性存储设备120读取的数据。nvm接口电路119可以被实现以符合诸如toggle或onfi(开放nand闪存接口)的标准。
47.ftl 113可以执行诸如地址映射、损耗均衡和垃圾收集的各种功能。地址映射是指将从主机接收的逻辑地址转换成要被用于将数据实际存储在非易失性存储设备120中的物理地址的操作。损耗均衡可以指用于通过允许均匀地使用非易失性存储设备120的块来减少或防止特定块的过度劣化的技术，并可以例如通过用于平衡物理块的擦除计数的固件技术来实现。垃圾收集可以指用于通过将现有块的有效数据复制到新块并擦除现有块来确保非易失性存储设备120的可用容量的技术。
48.分组管理器114可以根据与主机协商的接口的协议生成分组，或可以从自主机接收的分组中解析各种信息。缓冲存储器116可以临时存储要存储在非易失性存储设备120中的数据或从非易失性存储设备120读取的数据。缓冲存储器116可以是设置在存储控制器110内的组件，但是缓冲存储器116能够位于存储控制器110外部。
49.ecc引擎117可以对从非易失性存储设备120读出的读取数据执行错误检测和校正功能。更详细地，ecc引擎117可以从要被写入非易失性存储器设备120中的写入数据生成奇偶校验位，并且由此生成的奇偶校验位可以与写入数据一起存储在非易失性存储器设备120中。当数据从非易失性存储器设备120被读取时，ecc引擎117可以通过使用从非易失性存储器设备120读取的奇偶校验位连同读取数据来纠正读取数据的错误，并可以输出经纠错的读取数据。
50.aes引擎118可以通过使用对称密钥算法对输入到存储控制器110的数据执行加密操作和解密操作中的至少一个。
51.在示例实施例中，nvm接口电路119可以包括训练电路111。训练电路111可以利用非易失性存储设备120执行训练。训练电路111可以将需要训练的多条信息或通过训练获得的多条信息(例如，稍后将描述的多条偏移信息)存储在存储器中。在示例实施例中，存储器可以利用串行nor闪存来实现，但是示例实施例不限于此。多条偏移信息可以存储在电子熔丝(efuse)、eeprom、掩模rom、串行prom、闪存、一次性可编程(otp)存储器或串行nor闪存中。
52.根据本公开的示例实施例的训练电路111可以在执行第二训练操作时减少或最小化对非易失性存储设备120的访问次数。对于写入训练，训练电路111可以将模式数据写入非易失性存储设备120中，并可以从非易失性存储设备120读取写入的模式数据。对于读取训练，训练电路111可以读取存储在非易失性存储设备120中的模式数据。训练电路111可以将读取的模式数据与给定的参考数据进行比较，并可以根据比较的结果确定窗口的中心位置。
53.也就是说，训练电路111可以基于比较结果来检测数据信号dq的窗口的左边沿le和右边沿re。训练电路111可以基于检测到的边沿le和re来确定数据信号dq的窗口的中心。检测步骤(或检测操作)可以指示组合了用于训练的对非易失性存储设备120的访问操作和比较读取模式数据与参考数据的操作。
54.通常，对于训练，存储控制器110可以在至少一个单位间隔ui期间执行许多检测步骤。例如，在单位间隔ui的长度为1000ps并且一个检测步骤所需的时间为10ps的一些示例实施例中，可以执行至少100次检测步骤以检测至少一个单位间隔1ui或数据信号的窗口的中心。当应用上述训练方案时，在训练大量非易失性存储器设备的情况下，存储设备100的开启时序可能不可避免地增加。
55.存储控制器110可以通过使用作为第一训练操作的结果而生成的多条偏移信息来减少用于检测数据信号dq的中心或边沿的检测步骤的数量。例如，存储控制器110可以仅对左边沿区段和右边沿区段执行检测步骤。存储控制器110可以省略除了左边沿区段和右边沿区段之外的剩余区段中的检测步骤。
56.根据本公开的示例实施例的存储控制器可以省略或跳过相对大量的检测步骤。因此，可以减少在启动包括多个非易失性存储设备的存储设备100时训练所必需的时间。因此，因为启动时开启时序短，所以可以快速访问本公开的存储设备100。
57.图3是图示图1的非易失性存储设备的框图。根据至少一些示例实施例，存储设备可以包括处理电路，诸如包括逻辑电路的硬件、执行软件的硬件/软件组合或上述两项的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、处理器核、算术逻辑单元(alu)、数字信号处理器、微处理器、微计算机、现场可编程门阵列(fpga)、可编程逻辑单元、微处理器、专用集成电路(asic)等中的一个或多个。
58.参考图1和图3，非易失性存储设备120可以包括存储单元阵列121、地址解码器122、页缓冲器电路123、输入/输出电路124和控制逻辑电路125。根据至少一些示例实施例，地址解码器122可以由一个或多个电路(circuit)或电路(circuity)实现。因此，地址解码器122在本说明书中也可称为地址解码器电路122。
59.在示例实施例中，为了简化附图并且为了便于描述，单独图示了命令cmd、地址addr和数据“data”，但是本公开不限于此。例如，命令cmd、地址addr和数据“data”可以通过数据信号dq从存储控制器110接收，并可以基于控制信号ctrl(例如，cle、ale、/re和/we)彼此区分。
60.存储单元阵列121可以包括多个存储块。多个存储块可以包括多个单元串，多个单元串可以分别与位线bl连接，并且多个单元串中的每一个可以包括串行连接的多个单元晶体管。多个单元晶体管可以与字线wl、串选择线ssl或接地选择线gsl连接。
61.地址解码器122可以通过串选择线ssl、字线wl和接地选择线gsl与存储单元阵列121连接。地址解码器122可以从存储控制器110接收地址addr。地址解码器122可以对地址addr进行解码，并可以基于解码结果来控制串选择线ssl、字线wl和接地选择线gsl的电压。
62.页缓冲器电路123通过位线bl与存储单元阵列121连接。页缓冲器电路123可以被配置为暂时存储要存储在存储单元阵列121中的数据或从存储单元阵列121读取的数据。
63.输入/输出电路124可以将从存储控制器110接收的数据“data”提供给页缓冲器电路123。输入/输出电路124可以将从页缓冲器电路123接收的数据“data”提供给存储控制器
110。
64.控制逻辑电路125可以从存储控制器110接收命令cmd，并可以控制非易失性存储设备120的各种组件，使得执行与接收的命令cmd相对应的操作。
65.图4是图示图1的存储设备的操作的流程图。将参考图4描述存储设备100的初始化操作或启动操作。参考图1和图4，在操作s11中，存储设备100可以被上电。在操作s12中，存储设备100可以执行初始化操作。存储控制器110和非易失性存储设备120可以取决于给定的方式执行初始化操作。在初始化操作期间，存储控制器110可以向非易失性存储器设备120供应电源电压并可以执行各种初始设置操作，并且存储控制器110可以从非易失性存储器设备120读取必要的信息或者可以设置必要的信息。
66.初始化操作可包括zq校准操作。存储设备100可以执行zq校准操作。zq校准操作可以指调整与数据信号dq或任何其它信号线连接的输出驱动器的强度的操作或设置片上终止(odt)值的操作，以便提供数据的高完整性。
67.在操作s13中，存储设备100可以执行占空比校正电路(dcc)训练操作。非易失性存储设备120可以与数据选通信号dqs的上升沿和下降沿同步地通过数据信号dq输出数据。数据信号dq的窗口可以与数据选通信号dqs的逻辑高区段及逻辑低区段相对应。因为数据选通信号dqs是基于读取使能信号/re生成的，所以可以取决于读取使能信号/re的逻辑高区段和逻辑低区段的比率来确定数据信号dq的窗口。
68.可能发生占空比不匹配。也就是说，因为读取使能信号/re的逻辑高区段和逻辑低区段的长度不同，所以数据信号dq的数据窗口会变化。因此，可以通过执行dcc训练操作从而校正诸如读取使能信号/re的时钟信号的占空比来确保有效数据窗口。
69.在操作s14中，存储设备100可以执行读取训练操作。例如，存储控制器110可以调整非易失性存储设备120和存储控制器110的设置值，使得从非易失性存储设备120读取的数据的信号完整性或数据眼(data-eye)被改善，或可替换地，被优化。在示例实施例中，可以对多个数据线dq1至dqn独立地执行读取训练操作。
70.在操作s15中，存储设备100可以执行写入训练操作。写入训练操作可以包括tx侧写入训练和rx侧写入训练。可以省略tx侧写入训练。例如，存储控制器110可以向非易失性存储设备12发送数据，并可以调整存储控制器110和非易失性存储设备120的设置值，使得发送的数据的信号完整性或数据眼被改善，或可替换地，被优化。在示例实施例中，可以对多条数据线dq1至dqn独立地执行写入训练操作。在操作s11至操作s15中执行初始化和训练操作之后，在操作s16中，存储设备100可以基于训练结果执行正常操作。
71.在操作s13、操作s14和操作s15中执行的训练操作可以表示dq训练操作。将参考以下附图描述的训练操作可以应用于操作s13、操作s14和操作s15。
72.在示例实施例中，在操作s13、操作s14和操作s15中执行的训练操作相互参考训练操作的结果。例如，当在操作s15中执行写入训练操作时，可以通过基于在操作s14中执行的读取训练结果执行读取操作来确保数据的完整性。
73.图5a图示了图1的非易失性存储设备输出数据比特的示例。参考图1和图5a，非易失性存储设备120可以响应于读取命令通过数据信号dq1至dq8输出模式数据或数据比特db1至db4(例如，db)。存储控制器110可以周期性地输出在高电平和低电平之间切换的读取使能信号/re。响应于读取使能信号/re，非易失性存储设备120可以周期性地生成在高电平
和低电平之间切换的数据选通信号dqs。
74.非易失性存储设备120可以与数据选通信号dqs同步地输出数据比特db。非易失性存储设备120可以与数据选通信号dqs的上升沿和下降沿同步地输出数据比特db。数据比特db可以与数据选通信号dqs对齐，并且因此，数据比特db和数据选通信号dqs可以相互对齐。
75.图5b图示了图5a的数据比特由图1的存储控制器接收的示例。在示例实施例中，由于诸如寄生电阻、寄生电容、寄生电感、温度和湿度的各种环境因素，作为由存储控制器110接收的模式数据的数据比特db的时序可能与从非易失性存储设备120发送的数据比特db的时序(参考图5a)不同。
76.参考图1和图5b，通过第一数据信号dq1发送的数据比特db1_1至db4_1的时序可以相对于数据选通信号dqs的边沿的时序延迟。通过第二数据信号dq2发送的数据比特db1_2至db4_2的时序可以领先于数据选通信号dqs的边沿的时序。通过第三数据信号dq3发送的数据比特db1_3至db4_3的时序可以与数据选通信号dqs的边沿的时序匹配。
77.通过第四数据信号dq4发送的数据比特db1_4至db4_4的时序可以相对于数据选通信号dqs的边沿的时序延迟。通过第五数据信号dq5发送的数据比特db1_5至db4_5的时序可以相对于数据选通信号dqs的边沿的时序延迟。通过第六数据信号dq6发送的数据比特db1_6至db4_6的时序可以相对于数据选通信号dqs的边沿的时序延迟。
78.通过第七数据信号dq7发送的数据比特db1_7至db4_7的时序可以相对于数据选通信号dqs的边沿的时序延迟。通过第八数据信号dq8发送的数据比特db1_8至db4_8的时序可以领先于数据选通信号dqs的边沿的时序。因此，通过多个数据信号dq1至dq8发送的数据比特的定时可能彼此不匹配。
79.为了补偿图5a和图5b中所示的时序之间的差异，存储控制器110可以调整数据比特db(或模式数据)被锁存的时序(或采样时序)。
80.图6是图示图2的存储控制器的nvm接口电路的框图。nvm接口电路119可以包括多个数据输入/输出焊盘dqp、数据选通焊盘dqsp、训练电路111、延迟锁定环(dll)119a、多个输入延迟电路119b和缓冲器119c。根据至少一些示例实施例，dll 119a可以由一个或多个电路(circuit)或电路(circuity)来实现。因此，在本说明书中也可以将dll 119a称为dll电路119a。
81.数据选通焊盘dqsp可以从非易失性存储设备120接收数据选通信号dqs。然而，本公开不限于此。例如，数据选通焊盘dqsp可以将数据选通信号dqs输出到非易失性存储设备120，并且可以在nvm接口电路119中提供用于输出数据选通信号dqs的组件。数据选通焊盘dqsp可以将接收到的数据选通信号dqs传送到延迟锁定环119a。
82.多个数据输入/输出焊盘dqp可以从非易失性存储设备120接收多个数据信号dq。然而，本公开不限于此。例如，数据输入/输出焊盘dqp1至dqp8(参考图7)可以将数据信号dq1至dq8输出到非易失性存储设备120，并且可以在nvm接口电路119中提供用于输出数据信号dq1至dq8的组件。多个数据输入/输出焊盘dqp可以将作为通过多个数据信号dq接收的模式数据的数据比特db传送到输入延迟电路119b。如参考图5b所述，多个数据信号dq1至dq8可能由于噪声或延迟特性的差异而具有不同延迟。因此，可能有必要通过训练操作来对齐数据选通信号dqs和多个数据信号dq1至dq8。
83.训练电路111可以从缓冲器119c接收数据“data”。训练电路111可以将时钟控制信
号cc输出到延迟锁定环119a。训练电路111可以将输入数据控制信号idc输出到多个输入延迟电路119b。
84.在示例实施例中，训练电路111可以被配置为执行训练操作。训练电路111可以通过读取训练操作将从非易失性存储设备120提供的数据信号dq1至dq8中的每一个的采样时序调整到其中心。可以首先执行训练电路111检测数据信号dq1至dq8中的每一个的中心的操作，以将数据信号dq1至dq8的采样时序调整到其中心。训练电路111可以检测数据信号dq1至dq8中的每一个的左边沿le和右边沿re，并可以基于检测结果来检测数据信号dq1至dq8中的每一个的中心。
85.训练电路111可以通过时钟控制信号cc控制延迟锁定环119a。例如，训练电路111可以重复检测步骤，同时将数据选通信号dqs移位节拍时间。训练电路111可以控制时钟控制信号cc从而调整数据选通信号dqs的延迟量。因此，训练电路111可以检测数据信号dq1到dq8中的每一个的左边沿偏移和右边沿偏移。
86.训练电路111可以通过输入数据控制信号idc来调整数据信号dq的时序或延迟量。训练电路111可以基于数据信号dq1至dq8中的每一个的左边沿偏移和右边沿偏移来检测数据信号dq的窗口的中心。训练电路111可以基于由此检测到的数据信号dq1至dq8的左边沿偏移和右边沿偏移来对齐数据信号dq。训练电路111可以基于左边沿偏移和右边沿偏移来生成输入数据控制信号idc。
87.延迟锁定环119a可以从数据选通焊盘dqsp接收数据选通信号dqs。延迟锁定环119a可以从训练电路111接收时钟控制信号cc。延迟锁定环119a可以基于时钟控制信号cc来延迟并输出数据选通信号dqs。延迟锁定环119a可以向缓冲器119c提供延迟的数据选通信号dqs。例如，延迟锁定环119a可以包括用于调整数据选通信号dqs的时序的多个延迟单元。通过响应于时钟控制信号cc激活多个延迟单元，延迟锁定环119a可以调整数据选通信号dqs的时序。然而，本公开不限于此。例如，存储控制器110可以包括锁相环而不是延迟锁定环119a。
88.多个输入延迟电路119b可以从多个数据输入/输出焊盘dqp接收多个数据比特db。多个输入延迟电路119b可以从训练电路111接收多个输入数据控制信号idc。多个输入延迟电路119b可以响应于多个输入数据控制信号idc而延迟并输出接收的数据比特db。
89.例如，多个输入延迟电路119b中的每一个可以包括用于调整对应数据信号的时序的多个延迟单元。通过响应于多个输入数据控制信号idc激活多个延迟单元，多个输入延迟电路119b可以单独地控制分别被采样的数据信号dq1至dq8的时序(或者可单独地控制数据信号dq1至dq8的延迟量)。多个输入延迟电路119b可以向缓冲器119c提供由此延迟的多个数据信号dq1至dq8。
90.缓冲器119c可以从延迟锁定环119a接收时钟或延迟数据选通信号。缓冲器119c可以从多个输入延迟电路119b接收多个数据信号dq1至dq8。缓冲器119c可以存储通过多个数据信号dq1至dq8接收的多个数据比特作为数据“data”，并可以输出数据“data”。缓冲器119c可以将数据“data”提供到训练电路111。
91.例如，在训练操作中，从输入延迟电路119b_1至119b_8(参考图7)发送的数据“data”可以存储在缓冲器119c中，然后可以被传送到训练电路111。在不执行训练操作的正常操作中，可以将存储在缓冲器119c中的数据“data”传送到缓冲存储器116。
92.图7是更详细地图示图6的nvm接口电路的框图。参考图3和图4，多个数据输入/输出焊盘dqp可以包括第一数据输入/输出焊盘dqp1至第八数据输入/输出焊盘dqp8。多个输入延迟电路119b可以包括第一输入延迟电路119b_1至第八输入延迟电路119b_8。多个数据信号dq可以包括第一数据信号dq1至第八数据信号dq8。多个输入数据控制信号idc可以包括第一输入数据控制信号idc1至第八输入数据控制信号idc8。
93.多个输入延迟电路119b_1至119b_8分别与多个数据输入/输出焊盘dqp1至dqp8连接。例如，第一输入延迟电路119b_1可以与第一数据输入/输出焊盘dqp1连接，第二输入延迟电路119b_2可以与第二数据输入/输出焊盘dqp2连接，第三输入延迟电路119b_3可以与第三数据输入/输出焊盘dqp3连接，并且第四输入延迟电路119b_4可以与第四数据输入/输出焊盘dqp4连接。如在上面的描述中，剩余的输入延迟电路119b_5至119b_8可以与对应的数据输入/输出焊盘dqp5至dqp8连接，因此，将省略附加的描述以避免冗余。
94.输入延迟电路119b_1至119b_8可以分别接收输入数据控制信号idc1至idc8。输入延迟电路119b_1至119b_8可以响应于输入数据控制信号idc1至idc8而单独地控制数据信号的时序(或延迟量)。例如，第一输入延迟电路119b_1可以响应于第一输入数据控制信号idc1来调整发送数据信号dq的时序(例如，数据信号dq的延迟量)。如在上面的描述中，剩余的输入延迟电路119b_2至119b_8可以响应于对应的输入数据控制信号idc2至idc8来调整对应的数据信号的时序，因此，将省略附加的描述以避免冗余。
95.图8a和图8b是图示偏移信息的示图。参考图1、图8a和图8b，多个数据信号dq1至dq8的时序可以彼此不对齐。因此，可能需要包括与多个数据信号dq1至dq8中的每一个相关联的左边沿偏移和右边沿偏移的偏移信息oi。左边沿偏移可以表示数据选通信号dqs的左边沿与数据信号dq的左边沿之间的差，并且右边沿偏移可以表示数据选通信号dqs的右边沿与数据信号dq的右边沿之间的差。
96.为了简洁起见，仅图示了第一数据比特db1，并且省略了剩余的数据比特db2至db4。假设数据选通信号dqs的左边沿在第三时间t3处形成，并且其右边沿在第十一时间t11处形成。在图8a中，第一时间t1到第十六时间t16之间的区段可以与节拍时间相对应(在图8b中，由
△
t标记)。例如，节拍时间可以是训练电路111对数据选通信号dqs或数据信号dq的最小单位或延迟量。可替代地，节拍时间可以是数据选通信号dqs或数据信号dq被训练电路111移位的最小单位。
97.例如，可以在第四时间t4形成通过第一数据信号dq1接收的比特db1_1的左边沿。通过第一数据信号dq1接收比特db1_1时的时序可以相对于数据选通信号dqs的边缘定时延迟。第一数据信号dq1的左边沿偏移lo1可以与第三时间t3与第四时间t4之间的差相对应。也就是说，第一数据信号dq1的左边沿偏移lo1可以是+
△
t。
98.可以在第二时间t2处形成通过第二数据信号dq2接收的比特db1_2的左边沿。通过第二数据信号dq2接收比特db1_2时的时序可以领先于数据选通信号dqs的边沿时序。第二数据信号dq2的左边沿偏移lo2可以与第三时间t3与第二时间t2之间的差相对应。也就是说，第二数据信号dq2的左边沿偏移lo2可以是
‑△
t。
99.可以在第三时间t3处形成通过第三数据信号dq3接收的比特db1_3的左边沿。通过第三数据信号dq3接收比特db1_3时的时序可以与数据选通信号dqs的边沿时序匹配。通过第三数据信号dq3接收的比特db1_3的左边缘偏移lo3可以与第三时间t3和第三时间t3之间
的差相对应。即，第三数据信号dq3的左边缘偏移lo3可以为“0”。
100.可以在第五时间t5处形成通过第四数据信号dq4接收的比特db1_4的左边沿。通过第四数据信号dq4接收比特db1_4时的时序可以相对于数据选通信号dqs的边沿时序而延迟。通过第四数据信号dq4接收的比特db1_4的左边沿偏移lo4可以与第三时间t3和第五时间t5之间的差相对应。也就是说，通过第四数据信号dq4接收的比特db1_4的左边沿偏移lo4可以是+2
△
t。
101.如在以上描述中，可以检测剩余数据信号dq5到dq8的左边沿偏移。因为第五数据信号dq5的左边沿在第八时间t8处形成，所以第五数据信号dq5的左边沿偏移lo5可以是+5
△
t。因为第六数据信号dq6的左边沿在第六时间t6处形成，所以第六数据信号dq6的左边沿偏移lo6可以是+3
△
t。因为第七数据信号dq7的左边沿在第七时间t7处形成，所以第七数据信号dq7的左边沿偏移lo7可以是+4
△
t。因为第八数据信号dq8的左边沿在第一时间t1处形成，所以第八数据信号dq8的左边沿偏移lo8可以是-2t
△
t。
102.通过第一数据信号dq1接收的比特db1_1的右边沿可以在第十二时间t12处形成。通过第一数据信号dq1接收比特db1_1时的时序可以相对于数据选通信号dqs的边沿时序延迟。第一数据信号dq1的右边沿偏移ro1可以与第十一时间t11和第十二时间t12之间的差相对应。也就是说，第一数据信号dq1的右边沿偏移ro1可以是+
△
t。
103.如在以上描述中，可以检测剩余数据信号dq2至dq8的右边沿偏移。因为第二数据信号dq2的右边沿在第十时间t10处形成，所以第二数据信号dq2的右边沿偏移ro2可以是
‑△
t。因为第三数据信号dq3的右边沿在第十一时间t11处形成，所以第三数据信号dq3的右边沿偏移ro3可以是“0”。因为第四数据信号dq4的右边沿在第十三时间t13处形成，所以第四数据信号dq4的右边沿偏移lo4可以是+2
△
t。因为第五数据信号dq5的右边沿在第十六时间t16处形成，所以第五数据信号dq5的右边沿偏移ro5可以是+5
△
t。因为第六数据信号dq6的右边沿在第十四时间t14处形成，所以第六数据信号dq6的右边沿偏移ro6可以是+3
△
t。因为第七数据信号dq7的右边沿在第十五时间t15处形成，所以第七数据信号dq7的右边沿偏移ro7可以是+4
△
t。因为第八数据信号dq8的右边沿在第九时间t9处形成，所以第八数据信号dq8的右边沿偏移ro8可以是-2
△
t。
104.偏移信息oi可以包括第一左边沿偏移lo1至第八左边沿偏移lo8和第一右边沿偏移ro1至第八右边沿偏移ro8。在第一训练操作中，训练电路111可以基于第一训练结果生成偏移信息oi。如上所述，训练电路111可以基于第一左边沿偏移lo1至第八左边沿偏移lo8和第一右边沿偏移ro1至第八右边沿偏移ro8来生成偏移信息oi。训练电路111可以将偏移信息oi存储在存储器中；当执行第二训练操作时，训练电路111可以从存储器加载偏移信息oi，并可以基于加载的偏移信息oi来执行第二训练操作。
105.图9是图示图1的存储控制器的操作的流程图。参考图1和图9，在操作s110中，存储控制器110可以确定当前启动操作是否是第一启动操作。例如，存储控制器110可以确定是否存在通过先前启动操作存储的偏移信息。当确定当前启动操作是第一启动操作时，执行操作s120；当确定当前启动操作不是第一启动操作时，执行操作s140。
106.在操作s120中，存储控制器110可以首次执行训练或者可以执行第一训练操作。例如，存储控制器110可以对数据信号dq1至dq8执行第一训练操作。存储控制器110可以对整个单位间隔重复检测操作，同时将数据选通信号dqs移位节拍时间。
107.在操作s130中，存储控制器110可以将第一训练操作的结果作为偏移信息存储在存储器中。例如，存储控制器110可以将包括与多个数据信号dq1至dq8中的每一个相关联的左边沿偏移和右边沿偏移的偏移信息存储在存储器中。
108.在操作s140中，存储控制器110可以从存储器加载偏移信息。在当前启动操作不是第一启动操作的示例实施例中，存储控制器110可以从存储器加载在第一启动操作中存储的偏移信息。
109.在操作s150中，存储控制器110可以基于加载的偏移信息执行快速训练或第二训练操作。例如，存储控制器110可以基于偏移信息中包括的多个数据信号dq1至dq8的左边沿偏移和右边沿偏移来设置数据信号dq1至dq8的左边沿区段和右边沿区段。存储控制器110可以仅对左边沿区段和右边沿区段执行检测操作，而不对整个单位间隔执行检测操作。将参考以下附图更详细地描述第二训练操作。
110.图10是图示根据本公开的示例实施例的第二训练操作的流程图。参考图1和图10，在操作s151中，存储控制器110可以执行左边沿(le)检测操作。在操作s152中，存储控制器110可以执行右边沿(re)检测操作。在操作s153中，存储控制器110可以基于左边沿(le)偏移和右边沿(re)偏移来计算数据信号dq的窗口的中心。
111.详细看操作s151，在操作s151_1中，存储控制器110可以设置左边沿(le)区段。例如，存储控制器110可以基于偏移信息设置数据信号dq的单位间隔ui的左边沿(le)区段。存储控制器110可以将偏移信息的左边沿(le)偏移之前和之后的多个节拍间隔设置为左边沿区段。
112.在示例实施例中，存储控制器110可以将数据选通信号dqs的延迟量设置为与第一训练操作中的起始点不同的点。也就是说，存储控制器110可以将左边沿区段的起始点设置为检测步骤的起始点。
113.在操作s151_2中，存储控制器110可以将读取命令cmd_r和地址addr递送到非易失性存储设备120。在示例实施例中，读取命令cmd_r可以为读取dq训练命令的第一集合(例如，62h)，并且地址addr可以为逻辑单元号(lun)地址、数据反转信息反转掩码、第一模式及第二模式。
114.在操作s151_3中，非易失性存储器设备120可以响应于读取命令cmd_r和地址addr向存储控制器110提供模式数据“data”。
115.在操作s151_4中，存储控制器110可以确定数据选通信号dqs的上升沿是否与左边沿le相对应。例如，存储控制器110可以确定从非易失性存储设备120接收的模式数据“data”是否与参考数据(例如，第一模式和第二模式)或发送到非易失性存储设备120的数据匹配。存储控制器110可以基于确定结果来确定数据选通信号dqs的上升沿是否与数据信号dq的左边沿le相对应。
116.当数据选通信号dqs的上升沿与数据信号dq的左边缘le不对应时，执行操作s151_5。在操作s151_5中，存储控制器110可以调整数据选通信号dqs的延迟量。例如，存储控制器110可以将数据选通信号dqs移位节拍时间。之后，存储控制器110可以重复操作s151_2至操作s151_4。当数据选通信号dqs的上升沿与数据信号dq的左边沿le相对应时，执行操作s151_6。在操作s151_6中，存储控制器110可以设置或存储左边沿(le)偏移。例如，左边沿(le)偏移可以指示数字代码。可以通过基于左边沿偏移调整要激活的延迟单元的数量来对
齐数据信号。
117.在示例实施例中，可以基于工艺、电压和温度来改变诸如左边沿(le)偏移和右边沿(re)偏移的训练结果值。例如，训练结果值可以取决于温度而改变。在温度增加的示例实施例中，延迟单元的延迟量可以增加；在温度降低的示例实施例中，延迟单元的延迟量可以减小。
118.详细看操作s152，在操作s152_1中，存储控制器110可以设置右边沿(re)区段。例如，存储控制器110可以基于偏移信息设置数据信号dq的单位间隔ui的右边沿(re)区段。存储控制器110可以基于偏移信息的右边沿(re)偏移来设置右边沿区段。例如，存储控制器110可以将偏移信息的右边沿(re)偏移之前和之后的多个节拍间隔设置为右边沿区段。在示例实施例中，存储控制器110可以将右边沿区段的起始点设置为检测步骤的起始点。
119.在操作s152_2中，存储控制器110可以将读取命令cmd_r和地址addr递送到非易失性存储设备120。在示例实施例中，读取命令cmd_r可以为读取dq训练命令的第一集合(例如，62h)，并且，地址addr可以为逻辑单元号(lun)地址、数据反转信息反转掩码、第一模式及第二模式。
120.在操作s152_3中，非易失性存储器设备120可以响应于读取命令cmd_r和地址addr向存储控制器110提供模式数据“data”。
121.在操作s152_4中，存储控制器110可以确定数据选通信号dqs的上升沿是否与数据信号dq的右边沿相对应。例如，存储控制器110可以确定从非易失性存储设备120接收的模式数据“data”是否与参考数据或发送到非易失性存储设备120的数据匹配。存储控制器110可以基于确定结果来确定数据选通信号dqs的上升沿是否与数据信号dq的右边沿相对应。
122.当数据选通信号dqs的上升沿与数据信号dq的右边沿不对应时，执行操作s152_5。在操作s152_5中，存储控制器110可以调整数据选通信号dqs的延迟量。例如，存储控制器110可以将数据选通信号dqs移位节拍时间。之后，存储控制器110可以重复操作s152_2至操作s152_4。当数据选通信号dqs的上升沿于数据信号dq的右边沿re相对应时，执行操作s152_6。在操作s152_6中，存储控制器110可以设置或存储右边沿(re)偏移。例如，右边沿(re)偏移可以指示数字代码。可以通过基于右边沿偏移调整要激活的延迟单元的数量来对齐数据信号。
123.图11是图示第一训练方法的示图。参考图1和图11，存储控制器110可以重复检测操作，以检测每个数据信号dq的左边沿le(例如，起始边界)和右边沿re(例如，结束边界)。例如，存储控制器110可以执行第一检测步骤step1到第n检测步骤stepn。也就是说，存储控制器110可以对整个单位间隔ui(例如，第一区段s1)重复检测操作，同时将数据选通信号dqs移位节拍时间(
△
t)。在示例实施例中，假设在第五检测步骤step5中检测到左边沿le的情况。假设在第(n-3)个检测步骤stepn-3中检测到右边沿re。
124.存储控制器110可以确定用于检测数据信号dq的左边沿缘le的起始点sp。可以参考从存储控制器110发送到非易失性存储设备120的读取使能信号/re的转变点来确定起始点sp。
125.在确定起始点sp之后，存储控制器110可以执行第一检测步骤step1。存储控制器110可以向非易失性存储设备120发送读取命令cmd_r和地址addr。存储控制器110可以从非易失性存储设备120接收数据信号dq和数据选通信号dqs。
126.在第一检测步骤step1中，数据选通信号dqs的上升沿可以相对于单位间隔ui的左边沿le提前多个节拍间隔(或时间)kδt(k是自然数)。存储控制器110可以比较通过数据信号dq提供的模式数据与给定的参考数据。存储控制器110可以基于比较结果来确定数据选通信号dqs的上升沿是否与数据信号dq的左边沿le相对应。当确定数据选通信号dqs的上升沿与数据信号dq的左边沿le不对应时，存储控制器110可以执行后续检测步骤，即，第二检测步骤step2。
127.在第二检测步骤step2中，存储控制器110可以将读取命令cmd_r和地址addr发送到非易失性存储设备120。存储控制器110可以接收数据信号dq和数据选通信号dqs。存储控制器110可以将数据选通信号dqs移位节拍时间。例如，存储控制器110可以通过调整要激活的延迟单元的数量来将数据选通信号dqs延迟节拍时间。也就是说，第二检测步骤step2的数据选通信号dqs可以在从起始点sp开始的节拍间隔之后转变。
128.存储控制器110可以将通过数据信号dq提供的模式数据与给定的参考数据进行比较，以确定数据选通信号dqs的上升沿是否与数据信号dq的左边沿le相对应。当在第二检测步骤step2中确定数据选通信号dqs的上升沿与数据信号dq的左边沿le不对应时，存储控制器110可以执行后续检测步骤，即，第三检测步骤step3。
129.在第三检测步骤step3中，存储控制器110可以将数据选通信号dqs移位与节拍时间的两倍相对应的时间。也就是说，第三检测步骤step3的数据选通信号dqs可以在从起始点sp开始的两个节拍间隔之后转变。可以类似于第二检测步骤step2的操作来执行剩余检测步骤的操作。因此，将省略附加描述以避免冗余。如上所述，存储控制器110可以在调整数据选通信号dqs的延迟量的同时执行剩余检测步骤step4至stepn。因此，将省略附加描述以避免冗余。
130.在第五检测步骤step5中，存储控制器110可以将通过数据信号dq提供的模式数据与给定的参考数据进行比较，以确定数据选通信号dqs的上升沿与数据信号dq的左边沿le相对应。例如，存储控制器110可以将与节拍时间的四倍相对应的时间设置为左边沿偏移。
131.在第(n-3)个检测步骤stepn-3中，存储控制器110可以将通过数据信号dq提供的模式数据与给定的参考数据进行，以确定数据选通信号dqs的下降沿与数据信号dq的右边沿re相对应。例如，存储控制器110可以将与节拍时间的(n-4)倍相对应的时间设置为右边沿偏移。
132.图12是图示根据本公开的示例实施例的第二训练操作的示图。参考图1和图12，存储控制器110可以基于根据第一训练结果生成的偏移信息来执行第二训练操作。存储控制器110可以仅对左边沿区段和右边沿区段执行检测操作，而不对整个单位间隔ui执行检测操作。也就是说，存储控制器110可以检测左边沿le，同时在左边沿区段le区段内将数据选通信号dqs移位节拍时间。存储控制器110可以检测右边沿re，同时在右边沿区段re区段内将数据选通信号dqs移位节拍时间。
133.在示例实施例中，存储控制器110可以基于偏移信息来设置左边沿区段le区段和右边沿区段re区段。存储控制器110可以基于偏移信息的左边沿偏移来设置左边沿区段le区段，并可以基于偏移信息的右边沿偏移来设置右边沿区段re区段。
134.在示例实施例中，为了提供余量，存储控制器110可以将偏移信息的左边沿(le)偏移之前和之后的多个节拍间隔设置为左边沿区段。例如，存储控制器110可以将左边沿偏移
之前的两个节拍间隔和左边沿偏移之后的两个节拍间隔设置为左边沿区段。即，第五时间t5可以与数据信号dq的左边沿偏移相对应。第三时间t3可以相对于第五时间t5提前与节拍时间的两倍相对应的时间，并且，第七时间t7可以相对于第五时间t5延迟与节拍时间的两倍相对应的时间。第三区段s3可以与左边沿区段相对应。
135.存储控制器110可以将右边沿偏移之前和之后的多个节拍间隔设置为右边沿区段。例如，第十时间t10可以与数据信号dq的右边沿偏移相对应。第八时间t8可以相对于第十时间t10提前与节拍时间的两倍相对应的时间，并且，第十二时间t12可以相对于第十时间t10延迟与节拍时间的两倍相对应的时间。第五区段s5可以与右边沿区段相对应。
136.在示例实施例中，存储控制器110可以不对第二区段s2、第四区段s4和第六区段s6执行检测步骤。因此，检测步骤的次数可以减少，因此可以减少训练时间。
137.存储控制器110可以对数据信号dq的左边沿区段执行检测步骤。例如，存储控制器110可以执行第一检测步骤step1至第五检测步骤step5。在示例实施例中，假设在第三检测步骤step3中检测到左边沿le的情况。
138.存储控制器110可以对数据信号dq的右边沿区段执行检测步骤。例如，存储控制器110可以执行第六检测步骤step6到第十检测步骤step10。在示例实施例中，假设在第八检测步骤step8中检测到右边沿re的情况。
139.执行第一检测步骤step1至第十检测步骤step10的方式类似于参考图11描述的执行检测步骤step1至stepn的方式，因此，将省略附加描述以避免冗余。
140.图13是图示图1的存储控制器的操作的流程图。参考图1和图13，在操作s210中，存储控制器110可以确定当前启动操作是否是第一启动操作。当确定当前启动操作是第一启动操作时，执行操作s220；当确定当前启动操作不是第一启动操作时，执行操作s240。
141.在操作s220中，存储控制器110可以执行第一训练操作。在操作s230中，存储控制器110可以将第一训练操作的结果作为偏移信息存储在存储器中。在操作s240中，存储控制器110可以从存储器加载偏移信息。在操作s250中，存储控制器110可以基于加载的偏移信息来执行第二训练操作。参考图9描述了操作s210至操作s240，因此，将省略附加描述以避免冗余。
142.在示例实施例中，在操作s250中，可以基于根据温度补偿的偏移信息执行第二训练操作。如参考图10所描述，在温度增加的示例实施例中，延迟单元的延迟量可以增加；在温度降低的示例实施例中，延迟单元的延迟量可以减小。
143.假设当前温度是当执行第一训练操作或执行先前的第二训练操作时的第一温度，并且是当执行当前的第二训练操作时的第二温度。在第一温度和第二温度相同的示例实施例中，存储控制器110可以在没有补偿的情况下通过使用偏移信息来执行第二训练操作。然而，在第一温度和第二温度不同的示例实施例中，存储控制器110可以通过使用补偿的偏移信息来执行第二训练操作。
144.当第二温度高于第一温度时，可以补偿偏移信息，使得偏移信息的值减小；当第二温度低于第一温度时，可以补偿偏移信息，使得偏移信息的值增加。
145.在操作s260中，存储控制器110可以基于第二训练结果来更新偏移信息。例如，存储控制器110可以将作为执行第二训练操作的结果而检测到的左边沿偏移和右边沿偏移更新为新的偏移信息。基于第二训练结果更新的偏移信息可以作为新的偏移信息存储在存储
器中。更新的偏移信息可以存储在电子熔丝(efuse)、eeprom、掩模rom、串行prom、闪存、一次性可编程(otp)存储器或串行nor闪存中。
146.在第二训练操作中，图9的存储控制器110可以使用作为第一训练结果生成的偏移信息。另一方面，在第二训练操作中，图13的存储控制器110可以使用基于第一训练结果或第二训练结果生成的偏移信息。
147.图14是图示应用根据本公开的示例实施例的存储设备的固态驱动器(ssd)系统的框图。参考图14，ssd系统1000可以包括主机1100和ssd 1200。
148.ssd 1200通过信号连接器1201与主机1100交换信号sig，并通过电源连接器1202被供应电源pwr。在示例实施例中，信号连接器1201可以包括pcie端口，信号sig可以是在nvme协议中定义的信号，并且ssd 1200可以包括基于nvme的存储设备。ssd 1200包括ssd控制器1210、多个闪存1221至122n、辅助电源1230和缓冲存储器1240。在示例实施例中，多个闪存1221到122n中的每一个可以利用单独晶片或单独芯片来实施。
149.ssd控制器1210可以响应于从主机1100接收的信号sig来控制多个闪存1221至122n。在示例实施例中，ssd控制器1210可以基于参考图1至图13描述的操作方法来操作。多个闪存1221至122n可以在ssd控制器1210的控制下操作。辅助电源1230通过电源连接器1202与主机1100连接。辅助电源1230可以由来自主机1100的功率pwr充电。当没有从主机1100平滑地供应电力pwr时，辅助电源1230可以为ssd 1200供电。
150.根据本公开的示例实施例，在首次启动时对非易失性存储设备执行完全训练，然后，在第二次启动时通过使用首次启动的偏移信息来执行部分或快速训练。因此，提供了一种具有改进的训练速度的存储控制器、存储设备和存储设备的操作方法。
151.虽然已经参考其示例实施例描述了本公开，但是对于本领域普通技术人员而言将清楚的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。