一种用于导弹装备数据记录组合的存储板的制作方法

1.本实用新型涉及装备信息化领域，尤其涉及一种用于导弹装备数据记录组合的存储板。


背景技术：

2.现有的导弹装备配备了文件记录设备，用于记录作战及训练时战车工作期间的数字信息和操作人员对话的语音信息，以便用来分析设备的工作情况和人员指挥、操作的正确性。原文件记录设备的存储板由分立元器件实现，其可靠性差、容量小、存储速度慢，相关元器件已经停产无法供应，损坏时无法修复。


技术实现要素：

3.本实用新型为了解决以上问题，提供了一种用于导弹装备数据记录组合的存储板。
4.为实现上述目的，本实用新型所采用的技术方案如下：
5.一种用于导弹装备数据记录组合的存储板，包括：匹配电阻板a2以及分别与所述匹配电阻板a2连接的数字寄存器板a7和转换器板a5，其中，所述数字寄存器板 a7连接有数字寄存器板a8，所述数字寄存器板a8连接有控制板a4，所述控制板a4 分别连接有主存贮器板、校验数据存贮器板以及计数器板a6，所述主存贮器板连接有编码器板a10，所述码器板a10连接有数字寄存器板a9，所述数字寄存器板a9分别连接干线放大器板a3和所述转换器板a5，所述转换器板a5连接所述计数板a6，所述计数板a6分别与所述转换器板a8和所述校验数据存贮器连接，所述校验数据存贮器连接所述编码器板a10。
6.可选的，还包括电源装置a1和稳压器a11，所述电源装置a1用于对所述主存贮器板和所述校验数据存贮器板供电，所述稳压器a11用于稳定所述主存贮器板和所述校验数据存贮器板供电电压。
7.可选的，所述主存贮器板的数量为8个，8个所述主存贮器板的总容量为 128k*18bit，每个所述主存贮器板均包括fpga芯片及其外围电路、1片flash芯片以及4片电平转换芯片。
8.可选的，所述校验数据存贮器板的数量为4个，4个所述校验数据存贮器板的总容量为128k*9bit，每个所述校验数据存贮器板均包括fpga芯片及其外围电路、1片 flash芯片以及4片电平转换芯片。
9.可选的，所述fpga芯片为altera公司的ep3c系列器件，其型号为ep3c16q240c8n，所述flash芯片选用spansion公司的al系列的nor型flash芯片，其型号为 s29gl128p10tfir1。
10.本实用新型与现有技术相比，所取得的技术进步在于：
11.本发明通过设计主存贮器板、校验数据存贮器板、匹配电阻板、数字寄存器板、控制板、编码器板设计、转换器板、计数板，通过完善时序设计，增加掉电保护功能，保证本装
置与导弹装备配备的文件记录设备的机械接口、电气接口完全一致，实现存储容量扩展，也使得整个组合的设计具有了存储速度高、功耗低、稳定性高、故障率低、开发周期短、成本低等优点。
附图说明
12.附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。
13.在附图中：
14.图1为本实用新型的结构示意图。
15.图2为本实用新型存储板逻辑框图。
具体实施方式
16.下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本实用新型的实施例进行描述。
17.如图1所示，本实用新型公开了一种用于导弹装备数据记录组合的存储板，包括匹配电阻板a2以及分别与匹配电阻板a2连接的数字寄存器板a7和转换器板a5，其中，数字寄存器板a7连接有数字寄存器板a8，数字寄存器板a8连接有控制板a4，控制板a4分别连接有主存贮器板、校验数据存贮器板以及计数器板a6，主存贮器板连接有编码器板a10，码器板a10连接有数字寄存器板a9，数字寄存器板a9分别连接干线放大器板a3和转换器板a5，转换器板a5连接计数板a6，计数板a6分别与转换器板a8和校验数据存贮器连接，校验数据存贮器连接编码器板a10。在本实施例中，信号调理通过匹配电阻板a2实现，主要由75欧姆电阻组成，用于对18路数据信号、15路地址信号以及接口控制信号进行下拉电阻匹配，以保证接口信号质量的完整性。
18.在本实施例中，还包括电源装置a1和稳压器a11，电源装置a1用于对主存贮器板和校验数据存贮器板供电，稳压器a11用于稳定主存贮器板和校验数据存贮器板供电电压。
19.具体的，在写入数据时，数据由数字寄存器板a7对数据进行锁存后送至数字寄存器板a8，同时接口送来的地址信号由转换器板a5选通输出至计数板a6进行地址置数或累加计数，然后送至地址总线和的转换器板a8，转换器板a8选通接口数据或者当前地址送至控制板a4，控制板a4将数据与控制信号同时发送到主存贮器板，从而写入有效数据或者更新当前地址指针。
20.在读取数据时，接口送来的地址信号由转换器板a5选通输出至制计数板a6进行地址置数或累加计数后送至地址总线，同时制计数板a6发出有效的控制信号，从主存贮器板中读出有效数据以及校验数据并送至编码器板a10进行编码后输出，由数字寄存器板a9对输出数据或者地址指针进行锁存，并送至制换器板a5和干线放大器板a3，以保证更新下次写入的地址指针和有效数据正确的输出至接口，从而供技术人员进行分析。
21.在本实施例中，主存贮器板的数量为8个，8个主存贮器板(a12-a19)的总容量为128k*18bit，每个主存贮器板均包括fpga芯片及其外围电路、1片flash芯片以及4片电平转换芯片；校验数据存贮器板的数量为4个，4个校验数据存贮器板 (a20-a23)的总容量为128k*9bit，每个校验数据存贮器板均包括fpga芯片及其外围电路、1片flash芯片以及4片
电平转换芯片，主存贮器板校验数据存贮器板和用于存储装备上文件复现控制组合送来的有效信息，以保证技术人员对数据进行分析。
22.本实施例中，首先对板选信号的下降沿产生状态标志位，然后对最低位地址a0 的下降沿(当地址从001-fff-000进行写数据时，即最后写入零单元地址)进行计数的方法来产生高2位的地址信号。
23.具体实现方案：
24.如图2所示的，对主存贮器板a12，当地址从001-fff-000进行写数据时(即最后写入零单元地址)，首先检测板选信号的下降沿并置状态标志位为1，计数器1在状态标志位为1、a0的下降沿到来时开始计数，若计数器1的值为2k，且高11位地址与a0非的或非逻辑值为1，且板选信号为1(一页写操作完成)，则高2位地址为 01，同时状态标志位清零，计数器1清零。
25.计数器2在状态标志位为1、高2位地址为01、a0的下降沿到来时开始计数，若计数器2的值为2k，且高11位地址与a0非的或非逻辑值为1，且板选信号为1(一页写操作完成)，则高2位地址为10，同时状态标志位清零，计数器2清零。
26.计数器3在状态标志位为1、高2位地址为10、a0的下降沿到来时开始计数，若计数器3的值为2k，且高11位地址与a0非的或非逻辑值为1，且板选信号为1(一页写操作完成)，则高2位地址为11，同时状态标志位清零，计数器3清零。
27.计数器4在状态标志位为1、高2位地址为11、a0的下降沿到来时开始计数，若计数器4的值为2k，且高11位地址与a0非的或非逻辑值为1，且板选信号为1(一页写操作完成)，则高2位地址为00，同时状态标志位清零，计数器4清零。
28.当对地址000-fff进行写数据时，实现原理同上，只是用上升沿进行计数，判定值为2k(即存储容量的一半)。
29.在本实施例中采取fpga+flash的实现方案以实现数据的保存，无需外部电源来进行数据的保持，选用fpga可以实现两个功能，其一由于flash的擦除操作和写操作需要发送命令序列；其二，flash的写操作需要专用的接口控制模块。fpga选用 altera公司的ep3c系列(需要3.3v到5v接口电平的转换)，内部程序主要包括ram 缓存部分和flash的擦除、读写控制部分；flash选用spansion公司的al系列的nor 型flash，s29gl128p10tfir1(8m*16bit)。
30.具体实现过程如下：
31.第一步对flash完成擦除操作，当第一个ram写操作完成时(通过对a0地址下降沿计数判定)，fpga向flash地址线和数据线发送擦除命令(需要6个时钟周期)， flash同步(或异步)接收擦除命令并执行擦除操作(整片擦除时间约为11s)，同时 fpga通过硬件检测脚ry/by#的电平信号来判定擦除操作是否完成；
32.第二步执行写操作命令，若检测到ry/by#的上升沿则擦除操作完成，fpga开始向flash地址线和数据线发送写操作命令(需要4个时钟)，flash同步(或异步)接收写操作命令并执行写操作(写操作时间最大为210μs)，同时fpga通过硬件检测脚ry/by#的电平信号来判定写操作是否完成。若检测到ry/by#的上升沿则写操作完成，可以对flash进行读操作；
33.第三步继续执行写操作命令，当第二个ram写操作完成时(通过对a0地址下降沿计
数判定)，不需要再进行擦除操作而只需执行第二步的写操作即可，其余ram缓冲完成时执行类似操作即可。
34.最后应说明的是：以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型权利要求保护的范围之内。