技术特征：
1.一种基于tilelink的芯片互联电路，其特征在于，所述互联电路包括：发送端和接收端；所述发送端和所述接收端分别被设置在采用tilelink总线的第一芯片和第二芯片内，所述第一芯片和第二芯片连接，所述互联电路实现所述第一芯片和所述第二芯片的片间互联和数据传输；所述发送端包括：第一tilelink串化解串模块、第一serdes控制模块；所述第一tilelink串化解串模块用于把接收到的来自tilelink总线的数据进行格式统一并串化处理后发送给所述第一serdes控制模块，还用于将接收到的来自所述第一serdes控制模块的串化数据恢复成tilelink总线对应通道的数据，并传输给tilelink总线；所述接收端包括：第二tilelink串化解串模块、第二serdes控制模块；所述第二tilelink串化解串模块用于把接收到的来自tilelink总线的数据进行格式统一并串化处理后发送给所述第二serdes控制模块，还用于将接收到的来自所述第二serdes控制模块的串化数据恢复成tilelink总线对应通道的数据，并传输给tilelink总线；所述第一serdes控制模块和所述第二serdes控制模块通过串行差分线连接。2.根据权利要求1所述的芯片互联电路，其特征在于，所述第一tilelink串化解串模块包括：第一通道仲裁模块、第一数据串化模块、第一数据解串模块；所述第一serdes控制模块包括：第一数据fifo模块、第一控制模块、第一serdes模块；在所述发射端，tilelink总线a、c、e中的若干通道连接所述第一通道仲裁模块的输入；所述第一通道仲裁模块的输出连接所述第一数据串化模块的输入；所述第一数据串化模块的输出连接所述第一serdes模块的并行数据输入端口；所述第一serdes模块的并行数据输出端口连接所述第一数据fifo模块的数据输入；所述第一数据fifo模块的数据输出连接所述第一数据解串模块的输入；所述第一数据fifo模块的数据数量输出端口连接所述第一控制模块；所述第一控制模块连接所述第一serdes模块的控制端口；所述第一数据解串模块的输出连接所述tilelink总线b、d中的若干通道；所述第一通道仲裁模块用于将tilelink总线a、c、e中的若干通道的数据格式进行统一后，仲裁出一路通道数据进行发送；所述第一数据串化模块用于将仲裁出的通道数据按所述第一serdes模块发送能力进行串化；所述第一数据fifo模块用于缓存所述第一serdes模块输出的数据，数据先入先出，并将内部的数据数量输出给所述第一控制模块；所述第一控制模块用于根据所述第一fifo模块内数据数量对所述第一serdes模块进行流量控制，控制所述第一serdes模块工作状态；所述第一数据解串模块用于将串化的数据恢复成tilelink总线对应通道的数据；所述第一serdes模块，用于将并行数据串行发送，并接收来自所述接收端的串行数据后并行输出。3.根据权利要求2所述的芯片互联电路，其特征在于，所述第二tilelink串化解串模块包括：第二通道仲裁模块、第二数据串化模块、第二数据解串模块；所述第二serdes控制模块包括：第二数据fifo模块、第二控制模块、第二serdes模块；在所述接收端，tilelink总线b、d中的若干通道连接所述第二通道仲裁模块的输入；所述第二通道仲裁模块的输出连接所述第二数据串化模块的输入；所述第二数据串化模块的输出连接所述第二serdes模块的并行数据输入端口；所述第二serdes模块的并行数据输出端口连接所述第二数据fifo模块的数据输入；所述第二数据fifo模块的数据输出连接所述第二数据解串模块的输入；所述第二数据fifo模块的数据数量输出端口连接所述第二控制
模块；所述第二控制模块连接所述第二serdes模块的控制端口；所述第二数据解串模块的输出连接所述tilelink总线a、c、e中的若干通道；所述第二通道仲裁模块用于将tilelink总线b、d中的若干通道的数据格式进行统一后，仲裁出一路通道数据进行发送；所述第二数据串化模块用于将仲裁出的通道数据按所述第二serdes模块发送能力进行串化；所述第二数据fifo模块用于缓存所述第二serdes模块输出的数据，数据先入先出，并将内部的数据数量输出给所述第二控制模块；所述第二控制模块用于根据所述第二数据fifo模块内数据数量对所述第二serdes模块进行流量控制，控制所述第二serdes模块工作状态；所述第二数据解串模块用于将串化的数据恢复成tilelink总线对应通道的数据；所述第二serdes模块，用于将并行数据串行发送，并接收来自所述发送端的串行数据后并行输出。4.根据权利要求3所述的芯片互联电路，其特征在于，所述第一通道仲裁模块和所述第二通道仲裁模块对统一后通道的数据进行仲裁，仲裁策略采用固定优先级仲裁。5.根据权利要求3所述的芯片互联电路，其特征在于，所述第一serdes模块和所述第二serdes模块支持流量控制和数据crc校验。6.根据权利要求3所述的芯片互联电路，其特征在于，所述第一芯片和所述第二芯片之间采用金属连接或pcb连接或信号线连接。7.根据权利要求3所述的芯片互联电路，其特征在于，所述tilelink总线与所述第一通道仲裁模块间，第一通道仲裁模块与第一数据串化模块间，第一数据串化模块与第一serdes模块间，第一数据fifo模块与第一数据解串模块间，第一数据解串模块与tilelink总线间，第一控制模块与第一serdes模块间，采用valid、ready握手机制传输数据。8.根据权利要求3所述的芯片互联电路，其特征在于，所述第二serdes模块与第二数据串化模块间，第二数据fifo模块与第二数据解串模块间，第二数据解串模块与tilelink总线间，第二数据串化模块与tilelink总线间，第二控制模块与第二serdes模块间，采用valid、ready握手机制传输数据。9.一种基于tilelink总线的芯片互联数据传输方法，其特征在于，所述数据传输方法基于权利要求3所述的芯片互联电路实现，当所述第一芯片内的tilelink总线a、c、e中的若干通道发起请求时，所述方法包括如下步骤：步骤一：所述第一芯片内的第一通道仲裁模块将tilelink总线a、c、e中的若干通道的数据的格式进行统一，对统一后的若干通道进行仲裁，选出其中一路数据进行发送；步骤二：所述第一数据串化模块将选出的一路数据根据所述第一serdes模块并行数据输入位宽进行串化；步骤三：所述第一serdes模块将并行数据串行发送给所述第二芯片；步骤四：所述第二芯片的所述第二serdes模块接收到串行数据后，所述第二serdes模块将数据并行输出至所述第二数据fifo模块；步骤五：所述第二数据fifo模块先入先出接收数据，将接收的数据输出给所述第二数据解串模块，并将内部的数据数量输出给所述第二控制模块；步骤六：所述第二数据解串模块接收数据并进行重组，将数据恢复成tilelink总线对应通道的请求消息输出给所述第二芯片内的tilelink总线；在此过程中，若所述接收端的所述第二数据fifo模块内数据数量超过预设值，那么所述第二控制模块对所述第二serdes
模块进行控制；完成一次所述第一芯片与所述第二芯片之间tilelink总线请求消息的传输。10.根据权利要求7所述的芯片互联数据传输方法，其特征在于，所述方法的数据流传输过程中，当响应消息通过所述第二芯片的tilelink总线b、d中的若干通道回传时，包括如下步骤：步骤一：所述第二芯片内的第二通道仲裁模块将tilelink总线b、d中的若干通道的数据进行格式统一，然后对统一格式后的若干通道进行仲裁，选出其中一路数据进行发送；步骤二：所述第二数据串化模块将选出的一路数据根据所述第二serdes模块并行数据输入位宽进行串化；步骤三：所述第二serdes模块将并行数据串行发送给所述第一芯片；步骤四：所述第一芯片的所述第一serdes模块接收到串行数据后，所述第一serdes模块将数据并行输出至所述第一数据fifo模块；步骤五：所述第一数据fifo模块先入先出接收数据，将接收的数据输出给所述第一数据解串模块，并将内部的数据数量输出给所述第一控制模块；步骤六：所述第一数据解串模块接收数据并进行重组，将数据恢复成tilelink总线对应通道的请求消息输出给所述第一芯片内的tilelink总线；在此过程中，若所述发送端的第一数据fifo模块内数据数量超过预设值，那么所述第一控制模块对所述第一serdes模块进行控制；完成一次所述第一芯片与所述第二芯片之间tilelink总线响应消息的传输。
技术总结
本发明公开了基于TileLink的芯片互联电路及数据传输方法，属于芯片互联技术领域。本发明的互联电路包括：发送端和接收端；所述发送端和所述接收端分别被设置在采用TileLink总线的第一芯片和第二芯片内，本发明可通过增加通道间仲裁和统一各通道数据格式的方式，解决了现有技术中无法进行多通道数据跨片传输问题，且可根据TileLink总线数据宽度灵活配置电路结构；通过参数化配置串化电路，使互联电路可以适配任意接口宽度的SerDes；通过在仲裁电路中设置优先级保证了消息在TileLink总线网络的传输过程中不会进入路由环路或资源死锁，避免了总线死锁现象的发生，极大优化了芯片互联结构和数据传输方法。片互联结构和数据传输方法。片互联结构和数据传输方法。
技术研发人员：虞致国 洪广伟 顾晓峰
受保护的技术使用者：江南大学
技术研发日：2022.01.05
技术公布日：2022/5/6