毛刺吸收设备和方法与流程

1.本公开总体上涉及双核锁步系统中的毛刺吸收设备和方法。


背景技术：

2.随着汽车工业持续扩张和车辆的体积增长，针对设计用于安全关键应用的片上系统(soc)半导体设备的需求不断增长。可靠性是用于满足包括先进的用户辅助系统、电动助力转向系统、自适应巡航控制系统、致动控制系统等一系列车辆应用的安全需求的关键问题。
3.在安全关键应用中，在计算机系统中可以发生系统故障。如果系统故障没有被检测并且迅速地被纠正，这可以导致计算机系统中的挂机和崩溃。双核锁步计算机系统被采用以检测系统故障以防止计算机系统发生崩溃。
4.双核锁步计算机系统包括被配置为以锁步操作的主要硬件块(例如，主处理器)和次要硬件块(例如，辅处理器)。主处理器和辅处理器二者都被配置为在任何给定的时间接收相同的输入数据并且执行相同的程序代码的指令。在每个指令的执行之后，来自主处理器的结果与辅处理器的结果相比较。如果任何失配在两个处理器的这些结果中找到，这指示这里有在计算机系统中的故障。因此，计算机系统进入预定义安全模式。
5.在双核锁步系统中，复位功能被采用以将逻辑带入预定义的状态。复位功能相对于时钟信号可以是同步的或异步的。因为异步复位不具有时钟相关的延迟，所以异步复位可以用于实现更快的数据路径。然而，异步复位具有一些缺点。例如，使用异步复位，计划外的毛刺可以在复位断言过程中生成。无意的毛刺可以传播进入双核锁步系统的逻辑电路，因此引起假故障。这种假故障可以导致在双核锁步系统的中可靠性问题。具有简单的和可靠的毛刺吸收设备以保持双核锁步系统可靠地运行是理想的。


技术实现要素：

6.根据实施例，一种装置包括：主处理器和辅处理器，被配置为接收第一信号、第二信号和多个输入信号，并且基于第一信号、第二信号和多个输入信号执行彼此相同的操作；比较电路，被配置为接收主处理器和辅处理器的输出信号，并且基于输出信号检测在主处理器和辅处理器之间的锁步失配；故障捕获电路，被配置为接收第一信号和第二信号，并且捕获由比较电路生成的故障信号；以及第一毛刺吸收设备，配置为接收第一信号和第二信号，并且吸收馈入第一毛刺吸收设备的毛刺。
7.根据另一个实施例，一种方法，包括：将第一毛刺吸收设备放置在本地故障收集器电路中的故障信号路径的、在故障信号被发送到全局收集器电路之前的端部，其中本地系统和全局系统具有不同的时钟信号和复位信号，并且由第一毛刺吸收设备吸收馈入第一毛刺吸收设备的毛刺。
8.根据又一个实施例，一种系统，包括：毛刺吸收设备，被配置为吸收在故障信号上的毛刺，毛刺吸收设备被放置在本地故障收集器电路中的故障信号路径的、在故障信号被
发送到全局收集器电路之前的端部；主处理器和辅处理器，被配置为接收时钟信号、复位信号和多个输入信号，并且基于时钟信号，复位信号和多个时钟信号彼此执行相同的操作；以及比较电路，被配置为接收主处理器和辅处理器的输出信号，并且基于输出信号检测是否主处理器的输出信号匹配辅处理器的输出信号。
9.前文已经广泛地概述出了本公开的特征和技术优点，以使得可以更好理解下面的本公开的详细描述。本公开的附加特征和优点在下面将更详细描述，这形成本公开的权利要求的主题，还可以由本领域技术人员理解，本文中公开的概念和具体实施例可以容易利用，作为修改或涉及其他结构的基础或处理用于执行本公开的相同的目的。应当理解通过本领域技术人员，这种等效结构不脱离如在所附权利要求中阐述的本公开的精神和范围。
附图说明
10.为了更完整的理解本公开及其优点，结合参考附图对下面的描述做出参考，其中：
11.图1示出了具有根据本公开的各种实施例的毛刺吸收设备的双核锁步系统的框图。
12.图2示出了根据本公开的各种实施例的图1中的双核锁步系统的时序图；以及
13.图3示出了根据本公开的各种实施例的图1中示出的用于吸收双核锁步系统的毛刺的方法的流程图。
14.除非另外指明，否则在不同的图中对应的数字和符号指代对应的部分。附图为了清楚地阐述各种实施例的相关的概念而绘制，而不必按照比例绘制。
具体实施方式
15.本公开的实施例的制作和使用在下面详细讨论。然而应当理解，本文中公开的概念可以在说明书的具体的上下文的大范围中包括，并且本文中讨论的特定的实施例仅是示例性的并且不用于限制所附权利要求，此外，应当理解本文中做出的各种变化，补充和变更不脱离本公开的范围并且由所附权利要求定义。
16.将关于特定的上下文中的优选的实施例(即，双核系统中的毛刺吸收设备)描述本公开。然而，本公开也可以被应用到多个安全关键应用中。在本文中，各种实施例将接合参考附图被详细解释。
17.图1示出了根据本公开的各种实施例的具有毛刺吸收设备的双核锁步系统的框图。半导体芯片100可以包括多个双核锁步系统和全局故障收集系统120。为了简明，仅一个双核锁步系统(例如，双核锁步系统110)在图1中被示出。每个双核锁步系统可以响应于故障(例如，锁步失配)而生成故障信号。每个双核锁步系统可以包括本地故障收集器电路。本地故障收集器电路检测在双核锁步系统中的故障(例如，锁步失配)，并且将故障信号发送到全局故障收集系统。全局故障收集系统120被应用以接收由多个双核锁步系统生成的故障信号。贯穿整个描述，双核锁步系统110可以备选地被称为本地系统。全局电路收集系统120也可以被备选地称为全局系统。
18.双核锁步系统110包括第一处理器102、第二处理器104、比较电路112、故障捕获电路114和毛刺吸收设备116。双核锁步系统110被配置为接收第一时钟信号(时钟i)、第一复位信号(复位i)和多个输入信号。基于接收信号，双核锁步系统110生成多个功能输出信号。
19.第一时钟信号由时钟生成器(未示出)生成。第一时钟信号被应用于调节多个知识产权(ip)组件(例如，通信ip、定时器ip、和存储器ip)。应当注意到图1仅示出用于双核锁步系统110的一个时钟信号。这仅是示例，双核锁步系统110可以包括多个时钟信号，本文中示出的时钟信号仅用于清楚地说明各种实施例的创造性方面。
20.第一复位信号被采用以在功能操作的开始之前重置双核锁步信号110的不同部分。应当注意到图1示出了用于双核锁步系统110的仅一个复位信号。这仅是示例，取决于设计需要，双核锁步系统110可以包括多个复位信号。
21.输入信号可以是数据信号。备选地，输入信号可以是测试信号。当双核锁步信号110被配置为以测试模式运行时，使用测试信号。当双核锁步系统110被配置为以功能模式运行时，使用数据信号。数据信号由各种ip生成并且被分别馈入第一处理器102和第二处理器104。第一处理器102处理数据信号并且将经处理的数据信号馈送到连接到第一处理器102的输出的多个ip。
22.如图1所示，多个输入信号流过公共信号路径。在节点a，多个输入信号分别流入耦合到第一处理器102和第二处理器104的两个不同的信号路径。第一时钟信号流过公共的信号路径。在节点b，第一时钟信号分别流入耦合到第一处理器102和第二处理器104的两个不同的信号路径。类似地，第一复位信号流过公共信号路径。在节点c，第一复位信号分别流到耦合到第一处理器102和第二处理器104的两个不同的信号路径中。
23.在一些实施例中，第一处理器102和第二处理器104是两个相同的处理器，这两个处理器在相同的状态中被复位并且被馈送有相同的输入信号。如果这两个处理器正确地操作，那么由这两个处理器生成相同的输出。在操作中，可以出现故障并且到达这些两个处理器的输出。这种故障可以通过比较两个处理器的输出而检测到。在检测到这种故障之后，双核锁步系统110可以采取适当的动作以处理故障以防止系统被破坏。在一些实施例中，第一处理器102被配置为执行系统操作。第二处理器104被配置为确认第一处理器102的操作的正确性。贯穿描述，第一处理器102可以被备选地称为主处理器102。第二处理器104可以被称为辅处理器104。
24.比较电路112具有耦合到主处理器102的第一输入，耦合到辅处理器104的输出的第二输入，以及耦合到故障捕获电路114的输出(ls)。在一些实施例中，比较电路112被实施为异或门。比较电路112被配置为将主处理器102的输出信号使用辅处理器104的输出信号比较，并且检测主处理器102的输出信号是否与第二处理器104的输出信号匹配。如果在两个处理器的结果中发现任何失配，则在双核查找系统110中具有故障。因此，双核锁步系统110进入定义的安全模式。
25.在操作中，当主处理器102的输入信号匹配辅处理器的输出信号104时，异或门生成具有逻辑低状态的输出信号。另一方面，当主处理器102的输出信号不匹配辅处理器104的输出信号时，异或门生成具有逻辑高状态的输出信号。
26.故障捕获电路114具有耦合到比较电路112的输出的输入，和耦合到毛刺吸收设备116的输入的输出(gf)。在一些实施例中，故障捕获电路114包括d型触发器。该d型触发器被采用以基于比较电路112的输出信号生成故障信号。如图1所示，故障捕获电路114被配置为接收比较电路112的输出信号、第一时钟信号和延迟的第一复位信号(复位ff)。故障捕获电路114被配置为当异或门生成具有逻辑高状态的输出信号时生成故障信号。延迟的第一复
位信号类似于第一复位信号，除了在这两个信号之间存在延迟(图2中示出)。
27.在一些实施例中，比较电路112和故障捕获电路114形成本地故障收集器电路。如图1所示，本地故障收集器电路检测故障，并且通过毛刺吸收设备116将故障信号发送到全局故障收集器电路118。换句话说，故障收集毛刺吸收设备116被放置在本地故障收集器电路中的故障信号路径的、在故障信号被发送到全局收集器电路之前的端部。
28.毛刺吸收设备116具有耦合到故障捕获电路114的电路的输入，以及被耦合到故障收集器电路118的输入的输出(cf)。在一些实施例中，毛刺吸收设备116包括d型触发器。d型触发器被采用以吸收在由故障捕获电路114生成的输入信号上的毛刺。如图1所示，毛刺吸收设备116被配置为接收故障捕获电路114的输出信号、第一时钟信号和延迟的第一复位信号。毛刺吸收设备116被配置为吸收在故障信号上的毛刺。毛刺吸收设备116的详细操作原理将在下面参考图2描述。
29.应当认识到，虽然图1示出一个毛刺吸收设备，但是任何数目的毛刺吸收设备可以被用于进一步改善毛刺吸收能力。特别地，当复位断言作为多周期路径已经被清理以用于计时，路径可以具有多于一个时钟周期的延迟。在这种情况下，多个毛刺吸收设备(例如，两个毛刺吸收设备)可以被串联连接以有效地吸收由长复位断言传播延迟(例如，复位断言传播延迟大于一个时钟周期)引起的毛刺。
30.在一些实施例中，故障收集器电路118包括d型触发器。该d型触发器被用以接收由双核锁步系统110生成的故障信号。如图1中所示，故障收集器电路118被配置为接收毛刺吸收设备116的输出信号、第二时钟信号(时钟ii)和第二复位信号(复位ii)。应当注意故障收集器电路118的时钟和复位信号不同于双核锁步系统110的时钟和复位信号。
31.图2示出了根据本公开的各种实施例的图1中示出的双核锁步系统的时序图。图2的横轴表示时间间隔。存在九个竖直轴。第一竖直轴y1表示第一时钟信号(时钟i)。第二竖直轴y2表示第一复位信号(复位i)。第三竖直轴y3表示比较电路112的输出信号(ls)。第四竖直轴y4表示故障捕获电路114的输出信号(gf)。第五竖直轴y5表示毛刺吸收设备116的输出信号(cf)。第六竖直轴y6表示施加到故障捕获电路114和毛刺吸收设备116的复位信号(复位ff)。第七竖直轴y7表示第二时钟信号(时钟ii)。第八竖直轴y8表示由故障收集器电路118生成的故障输出信号。第九竖直轴y9表示第二复位信号(复位ii)。
32.在时刻t0，比较电路112生成具有逻辑高状态的信号。这是有效故障信号。如图2所示，有效故障信号在一个时钟周期之上延伸。在一个时钟周期之后，在时刻t1处，故障捕获电路114捕获该逻辑高状态并且响应于比较电路112的输出电路的逻辑高状态生成故障信号。在另一个时钟周期后，在时刻t2处，毛刺吸收设备116生成类似于由故障捕获信号114生成的故障信号，除了在由毛刺吸收设备116和故障捕获电路114生成的故障信号之间的延迟。参考回图1，毛刺吸收设备116将故障信号发送到故障收集器电路118。在全局系统的下个时钟周期处(时刻t3)，故障收集器电路118生成故障信号(逻辑高状态)。
33.在操作中，复位断言可以生成传播延迟。这种传播延迟可以引起比较电路113发生故障。特别地，毛刺可以出现在比较电路112的输出信号上。如图2所示，在时刻t4，第一毛刺在比较电路112的输出信号上出现。在时刻t5，第二毛刺在比较电路112的输出信号上出现。第一毛刺是短的。故障捕获电路114不捕获该毛刺。第二毛刺在下个时钟周期的前沿(时刻t6)上维持逻辑高状态。在时刻t6，故障捕获电路114响应于第二毛刺的逻辑高状态生成故
障信号。
34.如图2所示，第二毛刺没有在一个时钟周期上延伸。第二毛刺由毛刺吸收设备116吸收。如图2所示，自从第二毛刺已经被吸收，毛刺吸收设备116没有生成故障信号。在时刻t7，故障收集器电路118没有生成故障信号。换句话说，毛刺吸收设备116已经吸收毛刺。因为具有毛刺吸收设备116，毛刺在双核锁步系统的操作上不具有影响。
35.应当认识到尽管图2示出了比较电路112的输出信号上的两个毛刺，但是任何数目的毛刺可以在比较电路112的输出信号上生成。毛刺吸收设备116能够吸收任何数目的毛刺。
36.应当进一步注意到图2中示出的毛刺由复位断言传播延迟引起。只要复位断言传播延迟小于一个时钟周期，毛刺能够由毛刺吸收设备116安全地滤波或吸收。在一些实施例中，复位断言传播延迟的持续时间大于一时钟周期。一个附加的毛刺吸收设备可以与毛刺吸收设备116串联连接以防止毛刺传播到下一阶段。
37.图3示出了根据本公开的各种实施例的用于吸收在图1中示出的双核锁步系统中的毛刺的方法的流程图。在图3中示出的该流程图仅为示例，这不应过度限制所附权利要求的范围。本领域技术人员应当认识到多种变型、替换和修改，例如，图3中示出的各种步骤可以被增加、去除、替代、重排和重复。
38.双核锁步系统包括主处理器(例如，如1中的处理器i)和辅处理器(例如图1中的处理器ii)。主处理器和辅处理器二者被配置为接收相同的输入信号，包括时钟信号、复位信号和多个数据信号。
39.多个数据信号流过公共信号路径。在第一节点(例如图1中的节点a)，多个数据信号路由到两个不同的路径，这两个不同的信号路径分别连接到所述主处理器和所述辅处理器。
40.应当注意到用于控制多个数据信号馈入主处理器的定时，多个主延时缓冲器可以被放置在第一节点和主处理器之间的信号路径中。用于控制多个数据信号馈入第二处理器的定时，多个次延迟缓冲器可以被放置在第一节点和辅处理器之间的信号路径中。
41.时钟信号流过公共信号路径。在第二节点(例如图1中的节点b)，时钟信号分别地路由到连接到主处理器和辅处理器的两个不同的信号路径。
42.应当注意到针对控制馈入主处理器的时钟信号的定时，多个主延迟缓冲器可以被布置在第二节点和主处理器之间的信号路径中。用于控制馈入辅处理器的时钟信号的定时，多个次延迟缓冲器可以被放置在第二节点和辅处理器之间的信号路径中。
43.复位信号路径流过公共复位信号路径。在第三节点(例如，图1中的节点c)，复位信号路由到分别连接到主处理器和辅处理器的两个不同的信号路径。
44.应当注意用于控制馈入到主处理器的复位信号的定时，多个主延迟缓冲器可以被放置在第三节点和主处理器之间的信号路径中。用于控制馈入辅处理器的复位信号的定时，多个次延迟缓冲器可以位于在第三节点和第二处理器之间的信号路径中。
45.主处理器和辅处理器二者都处理接收到的信号。在比较电路(例如，图1中示出的比较电路)处将主处理器的输出与辅处理器的输出比较。比较电路的输出确定主处理器的输出信号是否匹配辅处理器的输出信号。如果这些处理器的输出彼此不匹配，它表明在双核锁步系统中存在故障。双核锁步系统进入预定义的安全模式以避免故障的传播。
46.在操作中，毛刺可以在比较电路的输出信号上发生。常规双核配置通过将复杂电路添加到双核锁步系统中防止毛刺发生。在本公开的各种实施例中，使用以下的步骤以吸收在双核锁步系统中出现的毛刺。
47.在步骤402，第一毛刺吸收设备(例如，在图1中示出的毛刺吸收设备116)被放置在本地故障收集器电路中的故障信号路径的、在故障信号被发送到全局收集器电路之前的端部。本地系统是双核锁步系统。全局系统包括被配置为从多个双核锁步系统接收故障信号的故障收集器电路。本地系统和全局系统有不同的时钟和复位信号。
48.在步骤404，馈入第一毛刺吸收设备的毛刺由第一毛刺吸收设备吸收。第一毛刺吸收设备是d型触发器。如图2中所示，d型触发器能够吸收在故障信号上的毛刺。
49.尽管本公开的实施例和其优点已经被详细描述，应当理解可以在在不脱离本公开所附权利要求的精神和范围的条件下在本文中进行各种变化、替换和更改。
50.此外，本公开的范围不旨在限制说明书中的处理、机器、制造、事物的组成、部件和步骤。本领域技术人员将容易从已经存在或即将发展的本公开的公开、处理、机器、制造、事物的组成、部件和步骤中理解，其基本执行相同的功能或基本达成相同的结果，与本文公开的对应的实施例，可以根据本公开利用。因此，所附权利要求意图包括在它们的范围内这种处理、机器、制造、组合物或事件、部件、方法或步骤。