电网仿真的数据通信时间计算方法、系统及中央处理器与流程

1.本技术涉及实时仿真通信领域，更具体的说，是涉及电网仿真的数据通信时间计算方法、系统及中央处理器。


背景技术：

2.随着用电需求的不断增加，电力系统也在迅速发展，诞生了更多电力电子设备，以丰富电力系统，使电力系统变得更复杂了，因此有必要在电力系统运行前对其仿真。电力系统实时仿真有助于保障电力系统安全可靠地运行，传统电力系统仿真基于cpu仿真，随着更多电力电子设备接入电力系统，对电力系统精细化、小步长仿真的需求也显著增大，引入了现场可编程门阵列fpga(field programmable gate array)，与cpu联合仿真，因此在对接入更多电力电子设备的电力系统仿真时，不能仅以每个步长的时间作为电力系统每次处理数据的时间，需要考虑到fpga与cpu之间的通信时间，才能实现对接入更多电力电子设备的电力系统有效仿真。
3.如何在对接入较多电力电子设备的电力系统仿真时，确定仿真电力系统的数据通信时间，是需要关注的问题。


技术实现要素：

4.鉴于上述问题，提出了本技术以便提供一种数据通信时间的计算方法、系统及中央处理器，以实现对接入更多电力电子设备的电力系统有效仿真。
5.为了实现上述目的，现提出具体方案如下：
6.电网仿真的数据通信时间的计算方法，应用于电力仿真系统的中央处理器cpu，所述电力仿真系统还包含若干现场可编程门阵列fpga，各fpga按队列方式排布，所述cpu经所述电力仿真系统的高速串行计算机扩展总线pcie板卡与首位fpga通信连接，相邻的fpga通信连接，末位fpga经所述pcie板卡与所述cpu通信连接，该方法包括：
7.对于电力系统仿真的每一步长：
8.获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间；
9.当所述电力仿真系统包含fpga的个数为1时，利用下式计算电力系统仿真的每一步长的数据通信时间：
10.t
single
＝t
cpu
+2*t
pcie
+t
fpga
11.其中，t
single
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述cpu内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间。
12.可选的，所述电力仿真系统还包含计时器，所述计时器与所述cpu通信连接；
13.获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间，包括：
14.获取所述计时器测得的cpu内部的数据传输时间，与所述计时器测得的fpga内部的数据传输时间，与所述计时器测得的pcie板卡的接口的数据传输时间。
15.可选的，该方法还包括：
16.当所述电力仿真系统包含fpga的个数大于1时，获取各fpga并行运作下的通信时间；
17.利用下式计算电力系统仿真的每一步长的数据通信时间：
18.t
mul
＝t
cpu
+2*t
pcie
+n*t
fpga
+(n-1)*t
fpga-fpga
19.其中，t
mul
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述cpu内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间，t
fpga-fpga
为各fpga并行运作下的通信时间，n为所述电力仿真系统中fpga的个数。
20.可选的，所述cpu所在的电力仿真系统还包含计时器，所述计时器与所述cpu通信连接；
21.所述获取各fpga并行运作下的通信时间，包括：
22.获取所述计时器测得的各fpga并行运作下的通信时间。
23.可选的，在得到所述电力系统仿真的每一步长的数据通信时间之后，还包括：
24.将所述电力系统仿真的每一步长的步长时间，减去所述数据通信时间，得到所述电力系统仿真的每一步长的数据处理时间，以分配仿真的电力系统中的各电力电子设备的工作用时。
25.电网仿真的数据通信时间计算系统，包括：中央处理器cpu，若干现场可编程门阵列fpga和高速串行计算机扩展总线pcie板卡；
26.其中，各fpga按队列方式排布，所述cpu经所述电力仿真系统的pcie板卡与首位fpga通信连接，相邻的fpga通信连接，末位fpga经所述pcie板卡与所述cpu通信连接；
27.所述cpu，用于对于电力系统仿真的每一步长，获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间，当所述电力仿真系统包含fpga的个数为1时，利用下式计算电力系统仿真的每一步长的数据通信时间：
28.t
single
＝t
cpu
+2*t
pcie
+t
fpga
29.其中，t
single
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述cpu内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间。
30.可选的，所述系统还包含计时器，所述计时器与所述cpu通信连接；
31.所述cpu获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间的处理步骤，包括：
32.获取所述计时器测得的cpu内部的数据传输时间，与所述计时器测得的fpga内部的数据传输时间，与所述计时器测得的pcie板卡的接口的数据传输时间。
33.可选的，所述cpu还用于：
34.当所述电力仿真系统包含fpga的个数大于1时，获取各fpga并行运作下的通信时间；
35.利用下式计算电力系统仿真的每一步长的数据通信时间：
36.t
mul
＝t
cpu
+2*t
pcie
+n*t
fpga
+(n-1)*t
fpga-fpga
37.其中，t
mul
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述cpu内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间，t
fpga-fpga
为各fpga并行运作下的通信时间，n为所述电力仿真系统中fpga的个数。
38.可选的，所述cpu在得到所述电力系统仿真的每一步长的数据通信时间之后，还用于：
39.将所述电力系统仿真的每一步长的步长时间，减去所述数据通信时间，得到所述电力系统仿真的每一步长的数据处理时间，以分配仿真的电力系统中的各电力电子设备的工作用时。
40.一种中央处理器，所述中央处理器所在的电力仿真系统还包含若干现场可编程门阵列fpga，各fpga按队列方式排布，所述中央处理器经所述电力仿真系统的高速串行计算机扩展总线pcie板卡与首位fpga通信连接，相邻的fpga通信连接，末位fpga经所述pcie板卡与所述中央处理器通信连接，所述中央处理器包括：
41.数据传输时间获取模块，用于对于电力系统仿真的每一步长，获取所述中央处理器内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间；
42.数据通信时间计算模块，用于对于电力系统仿真的每一步长，当所述电力仿真系统包含fpga的个数为1时，利用下式计算电力系统仿真的每一步长的数据通信时间：
43.t
single
＝t
cpu
+2*t
pcie
+t
fpga
44.其中，t
single
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述中央处理器内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间。
45.可选的，所述电力仿真系统还包含计时器，所述计时器与所述中央处理器通信连接；
46.所述数据传输时间获取模块，包括：
47.计时时间获取模块，用于对于电力系统仿真的每一步长，获取所述计时器测得的中央处理器内部的数据传输时间，与所述计时器测得的fpga内部的数据传输时间，与所述计时器测得的pcie板卡的接口的数据传输时间。
48.可选的，所述中央处理器还包括：
49.并行通信时间获取模块，用于对于电力系统仿真的每一步长，当所述电力仿真系统包含fpga的个数大于1时，获取各fpga并行运作下的通信时间。
50.数据通信时间计算子模块，用于对于电力系统仿真的每一步长，利用下式计算电力系统仿真的每一步长的数据通信时间：
51.t
mul
＝t
cpu
+2*t
pcie
+n*t
fpga
+(n-1)*t
fpga-fpga
52.其中，t
mul
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述中央处理器内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间，t
fpga-fpga
为各fpga并行运作下的通信时间，n为所述电力仿真系统中fpga的个数。
53.可选的，所述中央处理器所在的电力仿真系统还包含计时器，所述计时器与所述中央处理器通信连接；
54.所述并行通信时间获取模块，包括：
55.并行时间计时获取模块，用于对于电力系统仿真的每一步长，获取所述计时器测得的各fpga并行运作下的通信时间。
56.可选的，所述中央处理器还包括：
57.数据处理时间计算单元，用于在数据通信时间计算模块得到所述电力系统仿真的每一步长的数据通信时间之后，将所述电力系统仿真的每一步长的步长时间，减去所述数据通信时间，得到所述电力系统仿真的每一步长的数据处理时间，以分配仿真的电力系统中的各电力电子设备的工作用时。
58.借由上述技术方案，本技术通过获取cpu内部的数据传输时间、fpga内部的数据传输时间以及电力仿真系统的pcie板卡的接口的数据传输时间，计算得到仅包含1个fpga且连接于cpu的电力仿真系统，在仿真电力系统时的每一步长的数据通信时间。由此可见，能够依据实际情况中cpu、fpga、pcie板卡之间的数据传输时间，得到仿真电力系统时的数据通信时间，从而能够合理分配仿真电力系统每次处理数据的时间，以顺利实现对接入较多电力电子设备的电力系统有效仿真。
附图说明
59.通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
60.图1为本技术实施例提供的实现电网仿真的数据通信时间计算的一种系统架构图；
61.图2为本技术实施例提供的实现电网仿真的数据通信时间计算的一种流程示意图；
62.图3为本技术实施例提供的实现电网仿真的数据通信时间计算的另一种系统架构图；
63.图4为本技术实施例提供的实现电网仿真的数据通信时间计算的一种中央处理器。
具体实施方式
64.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
65.图1为本技术实施例提供的实现电网仿真的数据通信时间计算的一种可选系统架构，可应用于电力仿真系统，如图1所示，该系统架构可以包括：cpu，pcie板卡，若干fpga。
66.其中，若干fpga可以按队列方式排布，相邻的两个fpga通信相连，可以实现数据传输，如首位fpga可以向第二位fpga传输数据，第二位fpga可以向第三位fpga传输数据，以此
类推，直至倒数第二位fpga向末位fpga传输数据。
67.cpu可以经pcie板卡与首位fpga通信相连，如cpu向首位fpga传输数据时，可以先向pcie板卡传输数据，pcie板卡经过其数据接收接口接收数据，并通过pcie板卡的数据发送接口将数据传输至首位fpga。末位fpga可以经pcie板卡与cpu通信相连，如末位fpga向cpu传输数据时，可以先向pcie板卡传输数据，pcie板卡经过其数据接收接口接收数据，并通过pcie板卡的数据发送接口将数据传输至cpu。cpu可以具备获取cpu内部的数据传输时间、fpga内部的数据传输时间、pcie板卡的接口的数据传输时间的功能，以及数据分析处理的功能。
68.pcie板卡可以包括用于接收cpu传输数据的数据接收接口、用于向首位fpga传输数据的数据发送接口、用于接收末位fpga传输数据的数据接收接口，以及用于向cpu传输数据的数据发送接口。
69.由于仿真电力系统时，fpga参与了数据的处理和通信，占用了电力系统仿真步长中的数据通信时间，考虑到在确定在每一仿真步长时的数据通信时间的前提下，才能够保证对电力系统正常仿真，基于图1所示的系统架构，图2示出了本技术实施例提供的实现电网仿真的数据通信时间计算方法的一种流程示意图，参照图2，该流程可以包括：
70.步骤s110、cpu获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间。
71.具体的，可以是对于电力系统仿真的每一步长，cpu获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间。
72.其中，cpu内部的数据传输时间可以是cpu从接收到数据开始，经过cpu内部各单元至发送数据结束所需的数据传输时间。fpga内部的数据传输时间可以是fpga内部的收模块接收到数据后，传输至fpga内部的发模块所需的传输时间。pcie板卡的接口的数据传输时间可以是，从cpu向首位fpga传输数据，直至首位fpga接收到数据所需的时间，也可以是，从末位fpga向cpu传输数据，直至cpu接收到数据所需的时间。其中，从cpu向首位fpga传输数据，直至首位fpga接收到数据所需的时间可以与，从末位fpga向cpu传输数据，直至cpu接收到数据所需的时间相等。
73.步骤s120、当所述电力仿真系统包含fpga的个数为1时，计算电力系统仿真的每一步长的数据通信时间。
74.可以理解的是，当系统中只有一个fpga时，数据传输的过程可以为：cpu将收到的数据从cpu内部的接收端传输到发送端，cpu经pcie板卡将数据传输至fpga，fpga将收到的数据从fpga内部的收模块传输到发模块，最终fpga经pcie板卡将数据传输至cpu。因此，对于电力系统仿真的每一步长，当所述电力仿真系统包含fpga的个数为1时，可以利用下式计算电力系统仿真的每一步长的数据通信时间：
75.t
single
＝t
cpu
+2*t
pcie
+t
fpga
76.其中，t
single
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述cpu内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间。
77.本实施例提供的电网仿真的数据通信时间计算方法，通过获取cpu内部的数据传输时间、fpga内部的数据传输时间以及电力仿真系统的pcie板卡的接口的数据传输时间，
计算得到仅包含1个fpga且连接于cpu的电力仿真系统，在仿真电力系统时的每一步长的数据通信时间。由此可见，能够依据实际情况中cpu、fpga、pcie板卡之间的数据传输时间，得到仿真电力系统时的数据通信时间，从而能够合理分配仿真电力系统每次处理数据的时间，以顺利实现对接入较多电力电子设备的电力系统有效仿真。
78.上述实施例介绍了cpu可以具备获取cpu内部的数据传输时间、fpga内部的数据传输时间、pcie板卡的接口的数据传输时间的功能，考虑到计时器具备测量数据传输时间的功能，cpu可以通过获取计时器测得的时间数据而获得数据传输时间，本技术的一些实施例中，提供了另一种实现电网仿真的数据通信时间计算的系统架构，该系统架构可应用于电力仿真系统，如图3所示，该系统架构还可以包括计时器，所述计时器与cpu通信相连。
79.其中，计时器可以具备测量cpu内部的数据传输时间、fpga内部的数据传输时间、pcie板卡的接口的数据传输时间的功能，可以具备向cpu发送测量的时间信息的功能，基于此，对上述步骤s110、cpi获取所述cpu内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间的过程进行介绍，该过程可以包括：
80.cpu获取所述计时器测得的cpu内部的数据传输时间，与所述计时器测得的fpga内部的数据传输时间，与所述计时器测得的pcie板卡的接口的数据传输时间。
81.系统架构的其它部件、各部件之间的连接关系/通信逻辑，以及其它部件对应的功能参照前述实施例介绍，此处不再赘述。
82.本实施例提供的电网仿真的数据通信时间计算方法，通过将计时器与cpu通信相连，可以获取计时器测得的cpu内部的数据传输时间、fpga内部的数据传输时间、pcie板卡的接口的数据传输时间，使获取得到的数据传输时间信息更准确。
83.本技术的一些实施例中，考虑到电力仿真系统中可能为cpu与多fpga交互的模式，即电力仿真系统中包含不止1个fpga，在此情况下，本技术的电网仿真的数据通信时间计算方法，还可以包括：
84.s1、获取各fpga并行运作下的通信时间。
85.具体的，可以通过将用于测量各fpga并行运作下的通信时间的计时器，与cpu通信相连，从而获得计时器测得的，电力系统仿真的每一步长下的各fpga并行运作下的通信时间。各fpga并行运作下的通信时间可以是各fpga并行运作下相邻fpga之间的数据通信时间。
86.其中，各fpga并行运作下，每对相邻的fpga之间的数据通信时间相等。
87.s2、计算电力系统仿真的每一步长的数据通信时间：
88.具体的，可以利用下式计算电力系统仿真的每一步长的数据通信时间：
89.t
mul
＝t
cpu
+2*t
pcie
+n*t
fpga
+(n-1)*t
fpga-fpga
90.其中，t
mul
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述cpu内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间，t
fpga-fpga
为各fpga并行运作下的通信时间，n为所述电力仿真系统中fpga的个数。
91.本实施例提供的电网仿真的数据通信时间计算方法，在电力仿真系统包含不止一个fpga时，通过获取各fpga并行运作下的通信时间，结合cpu内部的数据传输时间、fpga内部的数据传输时间、pcie板卡的接口的数据传输时间，确定电力系统仿真的每一步长的数
据通信时间。
92.考虑到在cpu与fpga交互的模式下实现电力系统正常仿真，需要合理分配电力系统中的各电力电子设备的工作用时，本技术的一些实施例中，在上述实施例提到的计算得到电力系统仿真的每一步长的数据通信时间之后，还可以包括：将电力系统仿真的每一步长的步长时间，减去数据通信时间，得到电力系统仿真的每一步长的数据处理时间。
93.可以理解的是，cpu或fpga处理数据的每一步长的步长时间由数据通信时间与数据处理时间组成，因此可以将电力系统仿真的每一步长的步长时间，减去数据通信时间，得到电力系统仿真的每一步长的数据处理时间，以分配仿真的电力系统中的各电力电子设备的工作用时，使得电力系统仿真中不会因为数据处理时间调配不合理而导致电力系统仿真工作无法完成，并且由于明确了数据通信时间，因此在设定每一步长的步长时间的情况下也明确了数据处理时间，能够更合理地分配各电力电子设备的工作用时，实现了电力电子设备的精细化仿真。
94.下面对本技术实施例提供的实现数据通信时间的计算的中央处理器进行描述，下文描述的实现数据通信时间的计算的中央处理器与上文描述的实现电网仿真的数据通信时间计算的方法可相互对应参照。
95.参见图4，图4为本技术实施例公开的一种实现电网仿真的数据通信时间计算的中央处理器的结构示意图。
96.如图4所示，所述中央处理器所在的电力仿真系统还包含若干现场可编程门阵列fpga，各fpga按队列方式排布，所述中央处理器经所述电力仿真系统的高速串行计算机扩展总线pcie板卡与首位fpga通信连接，相邻的fpga通信连接，末位fpga经所述pcie板卡与所述中央处理器通信连接，所述中央处理器可以包括：
97.数据传输时间获取模块11，用于对于电力系统仿真的每一步长，获取所述中央处理器内部的数据传输时间，与所述fpga内部的数据传输时间，与所述pcie板卡的接口的数据传输时间；
98.数据通信时间计算模块12，用于对于电力系统仿真的每一步长，当所述电力仿真系统包含fpga的个数为1时，利用下式计算电力系统仿真的每一步长的数据通信时间：
99.t
single
＝t
cpu
+2*t
pcie
+t
fpga
100.其中，t
single
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述中央处理器内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间。
101.可选的，所述电力仿真系统还包含计时器，所述计时器与所述中央处理器通信连接；
102.所述数据传输时间获取模块11，包括：
103.计时时间获取模块，用于对于电力系统仿真的每一步长，获取所述计时器测得的中央处理器内部的数据传输时间，与所述计时器测得的fpga内部的数据传输时间，与所述计时器测得的pcie板卡的接口的数据传输时间。
104.可选的，所述中央处理器还包括：
105.并行通信时间获取模块，用于对于电力系统仿真的每一步长，当所述电力仿真系统包含fpga的个数大于1时，获取各fpga并行运作下的通信时间。
106.数据通信时间计算子模块，用于对于电力系统仿真的每一步长，利用下式计算电力系统仿真的每一步长的数据通信时间：
107.t
mul
＝t
cpu
+2*t
pcie
+n*t
fpga
+(n-1)*t
fpga-fpga
108.其中，t
mul
为电力系统仿真的每一步长的数据通信时间，t
cpu
为所述中央处理器内部的数据传输时间，t
pcie
为所述电力仿真系统的pcie板卡的接口的数据传输时间，t
fpga
为所述fpga内部的数据传输时间，t
fpga-fpga
为各fpga并行运作下的通信时间，n为所述电力仿真系统中fpga的个数。
109.可选的，所述中央处理器所在的电力仿真系统还包含计时器，所述计时器与所述中央处理器通信连接；
110.所述并行通信时间获取模块，包括：
111.并行时间计时获取模块，用于对于电力系统仿真的每一步长，获取所述计时器测得的各fpga并行运作下的通信时间。
112.可选的，所述中央处理器还包括：
113.数据处理时间计算单元，用于在数据通信时间计算模块12得到所述电力系统仿真的每一步长的数据通信时间之后，将所述电力系统仿真的每一步长的步长时间，减去所述数据通信时间，得到所述电力系统仿真的每一步长的数据处理时间，以分配仿真的电力系统中的各电力电子设备的工作用时。
114.最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
115.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间可以根据需要进行组合，且相同相似部分互相参见即可。
116.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。