异构集成微系统的综合测试方法、系统及存储介质

1.本发明属于芯片测试技术领域，涉及异构集成的多芯片互连互通的测试以及多芯片互连后读写时间指标的测试方法，具体涉及一种异构集成微系统的综合测试方法、系统及存储介质。


背景技术：

2.传统的二维芯片，目前普遍采用的片内dft方法，片内dft方法包括：边界扫描、内建自测试bist以及扫描测试。
3.对于异构集成的多芯片微系统(比如tsv),由于tsv以及相关通路的金属断裂或者绝缘层空洞等失效模式，引起新的开路及短路故障。另外，微系统芯片的互连缺少测试访问端口，也没有与外界通信的端口，因此，使得对芯片之间的互连互通等测试变得困难重重。目前对于多芯片互连微系统来说，传统的ate测试只能在键合后，通过微系统对外的接口，进行测试，无法保证芯片间互连的测试覆盖率。而目前常见的jtag编程器通过jtag进行芯片测试，会使得其他接口引脚无法直接控制和直接观测。
4.由于互连芯片间的连接，对外犹如不可见的黑匣子，因此，对该类产品多芯片间的综合测试变得无从下手，导致无法确定此类产品在该故障模式下的良率。


技术实现要素：

5.为了解决上述技术问题，即传统的ate测试无法保证芯片间互连的测试覆盖率以及通过jtag测试无法直接控制和直接观测其他接口引脚等问题，本发明提供一种异构集成微系统的综合测试方法、系统及存储介质，可有效解决目前异构互连芯片间管脚的互连互通，以及管脚读写时序的测试瓶颈问题。可进一步实现微系统产品系统级的高速同步，为微系统产品的测试提供了统一的调度算法，并可通过jtag启动互连芯片内的测试与调试模式，实现微系统产品系统级统一的测试策略，使得面向异构集成工艺的多芯片互连的综合测试变得十分简单。
6.为了达到上述目的，本发明采用如下技术内容：
7.一种异构集成微系统的综合测试方法，包括以下步骤：
8.s1:基于双fpga搭建最小测试系统并根据最小测试系统开发应用层软件；
9.s2:通过s1的应用层软件与fpga内嵌软件的互相配合统一最小测试系统的测试算法与测试策略；
10.s3:测试待测异构集成微系统，得出综合测试结果；
11.s4:将s3得到的综合测试结果进行数据存储并回传至应用层软件进行数据解析，输出解析结果；
12.s5:根据s4的解析结果观测待测异构集成微系统的内部故障。
13.优选地，s1中搭建最小测试系统时预留有usb或pxi接口。
14.优选地，s1所述的fpga搭载有存储芯片并预留jtag接口。
15.优选地，s3中对待测异构集成微系统的测试基于jtag1149协议或jtag1500协议。
16.优选地，s3所述的待测异构集成微系统由双soc芯片组成。
17.优选地，s3所述的待测异构集成微系统基于tsv工艺实现。
18.优选地，在待测异构集成微系统的测试过程中包括待测异构集成微系统中互连芯片高速同步方法，具体步骤如下：
19.s301:配置fpga同源时钟；
20.s302:通过fpga控制异构集成微系统中互连芯片的输入输出模式并分别采集输入时钟和输出时钟；
21.s303:将s302采集的输入时钟和输出时钟与s301的同源时钟作对比，得出异构集成微系统中互连芯片输入模式与输出模式的时钟差；
22.s304:根据s303的时钟差，对异构集成微系统中互连芯片进行高速同步。
23.优选地，s4所述的解析结果的格式为图像或文本。
24.一种异构集成微系统的综合测试系统，包括：
25.开发模块：用于根据最小测试系统开发应用层软件；
26.调试模块：用于统一最小测试系统的测试算法与测试策略；
27.测试模块，用于对待测异构集成微系统进行测试并输出综合测试结果；
28.存储模块，用于存储上述综合测试结果；
29.解析模块，用于对存储模块中的综合测试结果进行解析，通过解析结果观测异构集成微系统产品的内部设计故障。
30.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述异构集成微系统的综合测试方法的步骤。
31.相比现有技术，本发明具有如下有益效果：
32.本发明提供一种异构集成微系统的综合测试方法，通过双fpga搭建最小测试系统，基于最小测试系统启动芯片内的测试与调试模式，本测试方法可复用、可重构，可实现统一的测试策略与调度算法，完成对多芯片之间互联互通的测试，进而测试异构集成微系统的互连互通故障。
33.另外，本发明通过开发应用层软件的方式提供统一的测试策略和测试算法；借助同源时钟，实现互连芯片的高速同步；衍生出两层以上，多层芯片堆叠的互连芯片的综合测试方法，异构集成工艺的多芯片互连的综合测试方法即异构集成微系统的综合测试方法，为本领域技术的深入研究提供了基础，研制一种可替代ate测试工具的便携式测试工具，为芯片测试提供一种便携、经济、通用的新方法。
34.进一步地，本发明在搭建最小测试系统时，预留有对外接口，即usb或pxi接口，便于进行高级应用层软件的开发。
35.进一步地，本发明在搭建最小测试系统时，fpga搭载有存储芯片并预留有jtag接口，可将测试结果存储在fpga搭载的存储芯片中，并且使用jtag可对微系统内双芯片进行控制，实现多模式的切换，可切换为测试模式和调试模式，实现对各芯片的独立测试、芯片间的互连互通测试等综合测试。
36.进一步地，本发明利用fpga的jtag控制待测微系统的双芯片，分别进行读写操作，根据输入时钟与双芯片各自的读写建立时序对比分析，得出互连芯片间读写时序的差值，
可实现互连芯片的高速时间同步。
37.进一步地，本发明将分析结果以图像或者文本的格式显示，可更清晰地帮助测试者和使用者鉴别异构集成微系统的故障。
38.本发明还提供一种异构集成微系统的综合测试系统，本系统通过开发模块、调试模块、测试模块、存储模块和解析模块的协同配合，可完成系统级异构集成微系统的综合测试流程，可实现异构集成微系统内多芯片间的通路测试、短路测试、高速同步、自测试等多种测试。
39.本发明还提供一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，通过处理器执行计算机程序可实现异构集成微系统的综合测试方法的步骤，进而完成对多芯片之间互联互通的测试。
附图说明
40.图1为本发明实施例提供的最小测试系统结构示意图；
41.图2为本发明实施例提供的互连芯片互连互通测试控制示意图；
42.图3为本发明实施例提供的微系统统一的调度算法与调度策略控制示意图；
43.图4为本发明实施例提供的互连芯片高速同步控制示意图；
44.图5为本发明实施例提供的综合测试流程示意图；
45.图6为本发明实施例提供的最小测试系统原理框图；
46.图7为本发明实施例提供的同源时钟时序图；
47.图8为本发明实施例提供的写时序图；
48.图9为本发明实施例提供的读时序图；
49.图10为本发明实施例提供的时序比对图；
50.图11为本发明提供的异构集成微系统的综合测试流程图；
51.图12为本发明提供的异构集成微系统示意图。
具体实施方式
52.为了使本发明所解决的技术问题，技术方案及有益效果更加清楚明白，以下具体实施例，对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
53.如图11所示，本发明提供一种异构集成微系统的综合测试方法，包括以下步骤：
54.s1:基于双fpga搭建最小测试系统并根据最小测试系统开发应用层软件；
55.搭建最小测试系统时，预留有usb或pxi接口，fpga搭载有存储芯片并预留jtag接口。
56.s2:通过s1的应用层软件和fpga内嵌软件的互相配合统一最小测试系统的测试算法与测试策略。
57.s3:测试待测异构集成微系统，得出综合测试结果；所述待测异构集成微系统基于tsv工艺实现，由双soc芯片组成。
58.其中，包括待测异构集成微系统中互连芯片高速同步方法，具体步骤如下：
59.s301:配置fpga同源时钟；
60.s302:通过fpga控制互连芯片的输入输出模式；
61.s303:通过与s301的同源时钟对比，得出互连芯片输入与输出的时钟差；
62.s304:根据s303的时钟差，完成互连芯片的高速同步。
63.s4:将s3得到的综合测试结果进行数据存储并回传至应用层软件进行数据解析，输出解析结果，解析结果以图像或者文本的格式显示。
64.s5:通过s4的解析结果观测待测异构集成微系统的内部故障。
65.上述异构集成微系统的综合测试方法基于jtag1149协议或1500协议。如图12所示，本发明还提供一种异构集成微系统的综合测试系统，包括：开发模块，用于根据最小测试系统开发应用层软件；调试模块，用于统一最小测试系统的测试算法与测试策略；测试模块，用于对待测异构集成微系统进行测试并输出综合测试结果；存储模块，用于存储上述综合测试结果；解析模块，用于对存储模块中的测试结果进行解析，通过解析结果观测异构集成微系统产品的内部设计故障。
66.本发明所述的异构集成微系统的综合测试方法及系统，通过最小系统对外接口usb或者pxi，进行应用层软件(高级应用层软件)的开发，通过高级应用层软件的统一调度，可实现系统级微系统的综合测试流程，可涵盖微系统内tsv多芯片间的通路测试、短路测试、高速同步、自测试等，可将统一的最终测试结果存储在双fpga的存储芯片中，通过高级应用层软件可视化呈现，方便查看分析微系统内部芯片的测试数据，有效解决目前异构互连芯片间管脚的互连互通，以及管脚读写时序的测试瓶颈问题。
67.本发明还提供了一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，通过处理器执行计算机程序可实现异构集成微系统的综合测试方法的步骤，进而完成对多芯片之间互联互通的测试。
68.所述计算机可读存储介质可以包括：能够携带所述计算机程序代码的任何实体或装置、记录介质、u盘、移动硬盘、磁碟、光盘、计算机存储器、只读存储器(read-onlymemory，rom)、随机存取存储器(randomaccessmemory，ram)、电载波信号、电信信号以及软件分发介质等。
69.需要说明的是，所述计算机可读存储介质包含的内容可以根据司法管辖区内立法和专利实践的要求进行适当的增减，例如在某些司法管辖区，根据立法和专利实践，计算机可读存储介质不包括电载波信号和电信信号。
70.实施例
71.有关附图的详细说明：
72.如图1所示，最小测试系统结构搭建具体操作为：采用usb或者pxi接口，用双fpga搭建最小测试系统。fpga可分别搭载存储芯片，可存储测试结果，也可再外接一个计算机可读存储介质实现对测试结果的存储备份，最小测试系统搭建时预留jtag接口，使用jtag可对异构集成微系统内双芯片进行控制，实现多模式的切换，进行综合测试。
73.基于最小测试系统，启动芯片内的测试与调试模式，实现统一的测试策略与调度算法，通过双fpga的jtag生成器对异构集成微系统双芯片进行独立控制，可切换为测试模式和调试模式，实现对各芯片的独立测试、芯片间的互连互通测试，并可将测试结果存储在fpga搭载的存储芯片中。
74.上述测试模式和调试模式为jtag对芯片的边界扫描自测试的切换模式。一般在测
试模式下进行芯片的独立测试，也就是常规的边界扫描测试，芯片间的互联互通测试是基于芯片的测试模式进行的。除此之外，不进行测试的时候，可以在调试模式下进行对异构集成系统的功能测试。
75.如图2所示，互连芯片间互连互通测试具体为：使用fpga的jtag，对soc进行控制，可分别测试单soc的管脚连通性，也可分别用两个fpga控制各自soc，测试两个互连soc之间的互连互通性。通过该方法，可测试互连芯片之间tsv异构集成微系统结构的连接是否存在断路或者短路的故障，并可定位到具体的故障管脚。进一步可依据故障定位，进行故障的冗余设计，提升产品的良率。
76.如图3所示，统一互连芯片异构集成微系统的调度算法与调度策略为：分别用两个fpga控制各自soc，进入测试模式，将其中一片soc管脚设置为输入，另外一片soc管脚设置为输出，通过输入输出的读写测试，开发设计统一的调度算法和调度策略，由fpga内嵌软件统一调度，进行两个互连soc芯片之间的互连互通测试。通过该方法，可借助fpga内嵌软件，对微系统产品进行统一的调度算法和调度策略，完成系统级异构集成微系统互连芯片之间的互连互通测试。
77.如图4所示，互连芯片的高速同步的具体操作为：对两个fpga输入相同的同源时钟，使用jtag对两片soc进行读写测试，将其中一片soc设置为输入，另外一片soc设置为输出，通过读写时序的差值，与输入的同源时钟时序进行比对，得出两片soc的读写延迟，根据延迟时间，可进行互连芯片间的高速同步设计，保证互连芯片的高速同步。
78.如图5所示，系统级综合测试流程如下：根据最小测试系统的接口设计，可开发应用层软件，通过最小系统的对外接口以及jtag协议，对fpga设计的统一的测试算法和测试策略进行调用和控制，将微系统互连芯片的综合测试结果，可在整产品应用环境下，通过应用层软件，对异构集成产品内部芯片的综合测试结果进行数据回传，数据解析，通过数据解析结果，直观的观测微系统产品的内部设计故障。
79.本发明以双soc芯片，基于tsv工艺实现的微系统产品为待测异构集成微系统为例(以下简称微系统)，提出一种面向异构集成的多芯片互连的综合测试方法，提出的方法包括以下步骤：
80.步骤1：搭建实现最小测试系统设计。
81.1-1：如图6所示，设计搭建最小测试系统。对外接口可进行多种接口的选择，如usb接口或者pxi接口，插入pc机中，即可实现最小测试系统。
82.1-2：待测产品：双层soc芯片，采用tsv工艺设计，形成微系统测试产品。
83.步骤2：基于最小测试系统，启动芯片内的测试模式与调试模式，实现统一的测试策略与调度算法。
84.2-1：芯片多种模式选择控制。
85.通过fpga的jtag控制soc芯片，使用jtag协议，控制指令寄存器，使得芯片进入测试模式或者其它功能模式；对芯片的测试时，控制其进入测试模式，可对芯片管脚的连通性进行测试。
86.2-2：互连芯片间的互连互通测试。
87.通过与芯片互连的fpga的jtag接口，配置芯片管脚为输入/输出模式，输入测试数据以及测试指令，对其中一个芯片管脚输入测试数据0/1，另外一个芯片管脚输出，对比输
入输出的数据，完成芯片之间互连互通的测试。
88.2-3：互连芯片统一的调度算法与调度策略。
89.在fpga上开发统一的调度算法和调度策略，控制待测微系统产品的互连芯片，通过fpga软件进行统一的测试策略调度，可完成微系统产品互连芯片间的互连互通测试以及集成在soc芯片上存储设备的自测试。
90.步骤3：基于最小测试系统，实现互连芯片的高速同步。
91.3-1：fpga同源时钟配置。
92.通过晶振，给两片fpga输入同一个时钟源，如图7。
93.3-2：fpga控制芯片输入输出。
94.fpga将一个soc配置为输入模式，另外一个配置为输出模式。分别采集输入的时钟和输出的时钟，如图8和图9所示。
95.3-3：互连芯片读写时序差值确定。
96.如图10所示，与同源时钟进行对比，得出两片soc输入/输出的时钟差。
97.3-4：利用时序插值进行高速同步。
98.根据时钟差，进行高速同步的设计。
99.步骤4：基于最小测试系统，实现系统级的综合测试流程。
100.4-1：应用层软件开发。
101.应用层软件的开发，可基于高级语言，在操作系统(windows/linux)下，完成面向对象的高级语言的应用层软件开发。通过最小测试系统对外接口(usb/pxi)，完成对fpga测试策略以及测试算法的调度控制，进行微系统互连芯片的综合测试。
102.4-2：应用层软件控制jtag，启用测试流程。
103.应用层软件可通过fpga的jtag接口，启用测试流程。根据jtag的1149协议或者1500协议，对异构集成微系统内部芯片进行指令控制，完成对芯片的综合测试。
104.4-3：测试结果存储。
105.fpga搭载的存储设备，可存储异构集成微系统互连芯片综合测试的测试数据。
106.4-4：回传测试结果，进行数据存储与数据解析。
107.应用层软件可将存储的测试数据读取，保存在硬盘或其他计算机可读存储介质上，对存储数据做自动的解析，将分析结果以图像或者文本的格式显示，更清晰的帮助测试者和使用者鉴别产品的故障。
108.本发明可通过最小系统对外接口usb或者pxi，进行高级应用层软件的开发，通过高级应用层软件的统一调度，可实现系统级异构集成微系统的综合测试流程，可涵盖微系统内tsv多芯片间的通路测试、短路测试、高速同步、自测试等。并可将统一的最终测试结果，存储在双fpga的存储芯片，通过高级应用层软件可视化呈现，方便查看分析微系统内部芯片的测试数据。
109.本发明所使用的方法，使得面向异构集成工艺的多芯片互连的综合测试简单明了。
110.对于单芯片产品的测试，节约了大量的人力成本对芯片进行人工测试，避免了人工测试使用探针对芯片的物理损伤，同时也替代了ate测试工具的大部分功能，节约一定的测试工具使用成本。
111.对于双芯片互连微系统产品的测试，为互连芯片之间的测试提供了一种简便明了的测试方法，不仅可以测试芯片之间的互连互通故障，还可以进一步通过开发应用层软件的方式，提供统一的测试策略和测试算法；借助同源时钟，实现互连芯片的高速同步；衍生出两层以上，多层芯片堆叠的互连芯片的综合测试方法。
112.在面向异构集成工艺的多芯片互连的综合测试方法基础上，可进一步进行深入研究，研制一种可替代ate测试工具的便携式测试工具，为芯片测试提供一种便携、经济、通用的新方法。
113.上述实施例仅仅是能够实现本发明技术方案的实施方式之一，本发明所要求保护的范围并不仅仅受本实施例的限制，还包括在本发明所公开的技术范围内，任何熟悉本技术领域的技术人员所容易想到的变化、替换及其他实施方式。