一种处理器动态上电时序加载配置装置的制作方法

本发明涉及计算机硬件设计，具体为一种处理器动态上电时序加载配置装置。

背景技术：

1、受控处理器电源有多个且电源种类多，受控处理器各电源上电有先后顺序、延时时间等时序要求，目前行业通常采用电源芯片、cpld(即简单编程)等实现上电顺序的控制，在受控处理器改变时，要随之修改电源芯片、cpld(简单编程)的实现方式，上述修改方式的通用性低，且不能实时准确的控制上电时序。

技术实现思路

1、为了对受控处理器各电源的上电时序进行准确的控制，保证受控处理器的正常运行，本发明设计了一种处理器动态上电时序加载配置装置，该装置能够提高了上电时序配置的灵活性。

2、实现发明目的的技术方案如下：一种处理器动态上电时序加载配置装置，包括配置文件和加载配置硬件，所述加载配置硬件包括时序控制处理器、fpga芯片，所述fpga芯片与受控处理器多个电源连接；

3、所述配置文件通过外部生成并加载到所述时序控制处理器，所述时序控制处理器实时解析所述配置文件中上电时序，并将fpga时序加载至所述fpga芯片，所述fpga芯片依据fpga时序动态控制与其连接的受控处理器电源的上电时序。

4、进一步地，上述配置文件依据受控处理器多个电源的上电时序配置，包括文件头、文件正文、校验码，且所述文件正文包括受控处理器的电源定义、上电顺序定义、上电延时时间定义。

5、更进一步地，上述电源定义包括但不限于电源类别、电源类别编码、电源电压、电压编码，且所述电源类别编码、所述电压编码均占用1个字节。

6、更进一步地，上述上电顺序定义包括但不限于上电顺序、上电顺序编码，且所述上电顺序编码占用1个字节。

7、更进一步地，上述上电延时时间定义包括但不限于秒、毫秒、微妙、纳秒。

8、更进一步地，上述文件头包括但不限于文件名称、文件大小、文件版本号。

9、更进一步地，上述所述配置文件经gnu编译器编译生成尾缀为.bin格式的二进制格式文件。

10、进一步地，上述加载配置装置包括配置文件、加载配置硬件。

11、与现有技术相比，本发明的有益效果是：本发明设计的处理器动态上电时序加载配置装置，可以根据对不同受控处理器生成相应的上电配置文件，在受控处理器运行时可实时将配置文件加载给时序控制处理器，时序控制处理器将上电时序加载给fpga芯片，进而实现该受控处理器各电源上电的动态配置，进而不用频繁更改配置时序逻辑电路，提高了上电时序配置的灵活性。

技术特征：

1.一种处理器动态上电时序加载配置装置，其特征在于，包括配置文件和加载配置硬件，所述加载配置硬件包括时序控制处理器、fpga芯片，所述fpga芯片与受控处理器内多个电源连接；

2.根据权利要求1所述的处理器动态上电时序加载配置装置，其特征在于：所述配置文件依据受控处理器多个电源的上电时序配置，包括文件头、文件正文、校验码，且所述文件正文包括受控处理器的电源定义、上电顺序定义、上电延时时间定义。

3.根据权利要求2所述的处理器动态上电时序加载配置装置，其特征在于：所述电源定义包括但不限于电源类别、电源类别编码、电源电压、电压编码，且所述电源类别编码、所述电压编码均占用1个字节。

4.根据权利要求2所述的处理器动态上电时序加载配置装置，其特征在于：所述上电顺序定义包括但不限于上电顺序、上电顺序编码，且所述上电顺序编码占用1个字节。

5.根据权利要求2所述的处理器动态上电时序加载配置装置，其特征在于：所述上电延时时间定义包括但不限于秒、毫秒、微妙、纳秒。

6.根据权利要求2所述的处理器动态上电时序加载配置装置，其特征在于：所述文件头包括但不限于文件名称、文件大小、文件版本号。

7.根据权利要求2～6任一项所述的处理器动态上电时序加载配置装置，其特征在于：所述配置文件经gnu编译器编译生成尾缀为.bin格式的二进制格式文件。

8.根据权利要求1所述的处理器动态上电时序加载配置装置，其特征在于：所述加载配置装置包括配置文件、加载配置硬件。

技术总结
本发明提供了一种处理器动态上电时序加载配置装置，包括配置文件和加载配置硬件，加载配置硬件包括时序控制处理器、FPGA芯片，FPGA芯片与受控处理器内多个电源连接。配置文件经外部生成并加载到时序控制处理器进行实时解析配置文件中上电时序，上电时序加载至FPGA芯片，依据FPGA时序动态控制与其连接的受控处理器内电源上电时序。上述动态上电时序加载配置装置，可以根据不同受控处理器生成相应的配置文件，使受控处理器运行时可实时实现该受控处理器内各电源上电的动态配置，进而不用频繁更改配置时序逻辑电路，提高了上电时序配置的灵活性。

技术研发人员：杨峰,陈思宇,许少尉,王斌,王鹏德,孙嘉懿
受保护的技术使用者：中国航空工业集团公司西安航空计算技术研究所
技术研发日：
技术公布日：2024/1/13