一种传输总线及量子芯片的制作方法

1.本技术属于量子芯片制造领域，具体涉及一种传输总线及量子芯片。


背景技术：

2.从结构上而言，当前的常规超导量子芯片的中的超导量子比特的主要构成方式如下：超导量子干涉仪(superconducting quantum interference devices，简称squid)并联十字电容。于此基础上，谐振腔通过各种形式的耦合结构分别与十字电容、传输总线进行耦合。然而，在超导量子芯片的工作过程中，常常会出现谐振腔的腔频信号无法有效读取的问题。


技术实现要素：

3.有鉴于此，本技术公开了一种传输总线及量子芯片。该传输总线能够避免被串扰信号所干扰，从而有利于信号的有效传输。
4.本技术示例的方案，通过如下内容实施。
5.在第一方面，本技术示例提出了一种应用于量子芯片的传输总线。
6.该传输总线包括：
7.本体，具有依次配置的输入段、区间段和输出段，其中区间段被配置为与量子芯片的谐振腔耦合；
8.容抗元件，连接于本体的输入段。
9.该示例中的传输总线在输入段引入容抗元件，从而能够在一定的频率带宽范围内引入插损，并且因此当将其应用于量子芯片中时，可以抑制来自与其耦合的谐振腔的信号向该输入段传入的串扰(相应地也抑制了输入段的信号对谐振腔的影响)，并且迫使信号往传输总线的输出段传输。
10.简言之，通过引入容抗元件，使传输总线在谐振腔耦合之后，传输总线的输入段与谐振腔之间形成了隔离的效果。
11.根据本技术的一些示例，容抗元件包括电容器。
12.根据本技术的一些示例，电容器包括交指电容或平板电容。
13.根据本技术的一些示例，容抗元件在6.5ghz处引入10db至15db的插损。
14.根据本技术的一些示例，容抗元件的电容值为60ff。
15.在第二方面，本技术的示例提出了一种量子芯片。该量子芯片包括：
16.量子比特；
17.谐振腔，与量子比特耦合；以及
18.前述的传输总线；
19.其中，传输总线的区间段与谐振腔耦合。
20.在第三方面，本技术的示例提出了一种量子芯片。
21.该量子芯片包括：
22.第一层，配置有第一传输总线；
23.与第一层对置的第二层，配置有第二传输总线、谐振腔以及量子比特，谐振腔分别与第二传输总线、量子比特耦合；以及位于第一层和第二层之间的至少两个连接体；
24.其中，第一传输总线的区间段通过至少两个连接体与第二传输总线并联；
25.其中，第一传输总线或所述第二传输总线由前述的配置了容抗元件的传输总线提供。
26.根据本技术的一些示例，量子芯片还包括电容元件，谐振腔通过电容元件与第二传输总线耦合。
27.根据本技术的一些示例，量子芯片还包括滤波器，谐振腔通过滤波器与电容元件耦合。
28.根据本技术的一些示例，至少两个连接体中各个连接体分别独立地为金属柱、且其中至少一个为铟柱。
29.有益效果：
30.与现有技术相比，本技术示例的传输总线通过在其本体的输入段连接容抗元件，使得由该传输总线的输入端引入的输入信号可以进行滤波，从而减少其向其他元器件产生的信号泄漏；同时，其他元器件泄漏的信号可以被该容抗元件所隔离，而不会影响到经过输入端输入的信号。因此，当将该传输总线应用到量子芯片中时，可以作为通过谐振腔对量子比特进行读取操作的信号传输线。由于该容抗元件的配置，谐振腔和信号总线的输入端之间形成了良好的干扰信号隔离，可以避免二者的相互干扰。
附图说明
31.为了更清楚地说明本技术实施例或现有技术中的技术方案，以下将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
32.图1为本技术示例中的无容抗元件的传输总线的结构示意图；
33.图2为本技术实施例提供的具有容抗元件的传输总线的结构示意图；
34.图3为本技术实施例提供的基于图2的传输总线耦合三个谐振腔的结构示意图；
35.图4示出了本技术实施例中基于图2的传输总线的第一种量子芯片的版图结构示意图；
36.图5示出了本技术实施例中基于图2的传输总线的第二种量子芯片的版图结构示意图。
37.图标：100-传输总线；200-传输总线；20-本体；101-输入段；102-区间段；103-输出段；21-容抗元件；30-谐振腔；400-三量子比特芯片；41-电容元件；42-滤波器；43-控制线；44-比特电容；45-可调电容；500-多量子比特芯片。
具体实施方式
38.在常规的超导量子芯片中：
39.超导量子干涉仪(superconducting quantum interference devices，简称squid)并联十字电容。谐振腔通过各种形式的耦合结构(如电容)与十字电容耦合。同时，谐振腔还通过相应形式的耦合结构与传输总线进行耦合。
40.其中示例性的传输总线100的结构请参阅图1。传输总线可以被构造来通过谐振腔对超导量子比特实施读取操作，以便获得相应的超导量子比特的状态信息等。
41.然而，上述构造方式的实际表现中也并非总是令人满意。实践中，一些存在的问题例如是通过传输总线读取到的谐振腔的腔频信号或超导量子比特的频率信号并不准确，从而导致根据这些读取的信号的操作、解读内容可能会出现错误或精确度太低等情况。
42.究其缘由，发明人认为这是由于这些读取信号中存在干扰信号，而这可能与互容、互感等因素关联(在高频情况下可能会表现得更加明显)。因此，这样的干扰信号可能导致对超导量子比特的状态信息等的解读的错误等，那么就需要对其进行去除。然而，这些干扰信号的识别和去除并非易事。
43.针对这样的现实状况，发明人另辟蹊径地意识到在避免此干扰信号产生难以实现的情况下，避免这些干扰信造成影响将会是一种有益的尝试。通过将导致干扰信号产生的因素屏蔽，可以避免后续从读取信号中识别和去除干扰信号的潜在繁琐操作。
44.根据分析和实验，发明人认识到谐振腔的能量耗散速率的增加，会相应地导致测量信号的强度越强。而谐振腔耗散的能量会通过传输总线(以比特频率信号和腔频信号形式)往其输入端和输出端传输，同时传输总线的输入端引入的信号也会耦合到谐振腔，从而干扰对腔频信号的读取。
45.基于这样的一种认识，发明人认为在上述过程中，避免干扰信号的一个重要解决方案是在传输总线与谐振腔之间形成隔离，也即让谐振腔的信号不会或更少地耦合到传输总线，同时也使传输总线的信号不会或更少地耦合到谐振腔。
46.然而，超导量子芯片的实际使用而言，常常希望实际的芯片的读取信号强度更优，而这一般要求谐振腔耦合到传输线更多能量—无疑会导致更多的比特能量泄露。另外，实际量子芯片还被希望拥有可观的量子比特退相干时间，这又要求量子比特的能量泄露少。这就会导致对量子芯片的结构设计需要基于不同的功能要求进行适当的取舍和平衡。
47.因此为了兼顾芯片上读取信号强度和比特退相干时间，于本技术示例中，发明人提出在量子芯片的传输线的输入端设计额外的电容(可以是交指电容、平板电容等各种适当形式)作为实现前述的隔离效果的器件。
48.发明人认为由于这样的电容会带来一定频率带宽内的差损，从而抑制谐振腔/读取腔的信号串扰到总线的输入端，进而迫使信号往总线的输出端传输，由此可以通过读取获得纯净度更高的信号。
49.相比于在量子比特的输入端配置的前级衰减器，通过本技术示例中的由传输总线所引入的容抗元件(如电容器)并不会消耗能量，而会反射来自读取腔的信号，从而使信号尽可能向输出端口传输。
50.通过上述方式可以直接抑制输入端的能量相互传输，而其插损可等效到将在后文提及的三量子比特芯片400中的purcell filter(purcell滤波器42)的阻带、通带的相对抑制。
51.本技术示例中的改进型的传输总线200的结构请参阅图2所示。如图2所示，传输总线200包括本体20和容抗元件21。
52.其中的传输总线200可以采取本领域中的各种适当结构，根据其在不同的应用场合而可以按照不同形式进行构造。例如，其可以选择为微带线或者各种形式的共面波导线。
53.顾名思义，其中的容抗元件21是能够提供容抗特性的电子元器件。作为一种可选的示例，容抗元件21通常可以被选择为易用的电容器。同时如前述，基于不同场景下的实际需要，作为电容器的可选示例，其可以构造为交指电容或平板电容或其他类型的电容结构。
54.从容抗元件21与本体20的配合方式而言，该容抗元件21结合到本体20上。进一步根据传输总线200的信号传递方向，其定义有输入信号的输入端和输出信号的输出端，因此容抗元件21连接到输入端处。
55.并且为了便于进行描述和本领域技术人员实施该方案，传输总线200中的本体20具有依次配置的输入段101、区间段102和输出段103。因此，容抗元件21连接到输入段101。其中的输入段101、区间段102和输出段103通常是一体成型的，三者通过印刷、打印或者其他方式制作。
56.由此，前述之容抗元件21结合到本体20的输入段101。其结合方式则可以是本体20在输入段101处断开，并且此处于断开位置连接(如焊接)电容器。
57.或者说，传输总线200是由多段构成，例如，输入段101由独立第一段和第二段构成，同时从整条传输总线200而言，第二段又与区间段102和输出段103构成连续线，例如为一体成型的传输线。
58.或简言之，在传输总线200串接容抗元件21，且连接位置处于传输总线200的输入端。
59.作为一种可替代的具体示例，传输总线200被选择为共面波导线，容抗元件21则交指电容。当选择交指电容的电容值为为电容值为60ff时，通过实验的验证，一些示例中的这样形式的容抗元件21可以使传输总线200在6.5ghz处引入10db至15db(或者为11db、12db、13db或14db等)的插损。部分示例中，容抗元件21的电容值通常可以选择为40ff至60ff左右，且对应控制插损在10db至15db左右时，滤波效果更佳。
60.进一步的实验表明，随着容抗元件21的电容值的增加，传输总线200的插损也会相应地减小。对于容抗元件21的具体电容值可以根据实际使用情况、应用场景进行灵活选择。部分示例中，参阅后续图4所示的量子芯片版图结构，在传输总线200与purcell filter之间电容为60ff的情况下，版图中的传输总线200的输入端的电容器的c
in
(容抗元件21的电容值)可以配置为与之相近，例如近似为60ff。
61.在上述传输总线200的基础上，通过使传输总线200在区间段102耦合谐振腔30即可被应用来与量子比特进行耦合，以便实现对量子比特的诸如读取操作。图3公开了在输入段101配置抗元件的传输总线200与三个谐振腔30通过电容进行耦合的结构示意图。
62.另外，基于前述之传输总线200可以实现一种量子芯片。量子芯片包括量子比特、谐振腔30以及具有容抗元件21的传输总线200。其中量子比特与谐振腔30耦合，同时传输总线200(通过区间段102)与谐振腔30耦合。换言之，谐振腔30的两端中的一者与传输总线200耦合，且另一者与量子比特耦合。当该量子芯片被构造为超导量子芯片时，其中的谐振腔30可以通过端部的电容(例如是叉型耦合电容)与超导量子比特进行耦合。
63.进一步地，在另一些示例中，当量子芯片以立体封装(诸如基于倒装焊互连技术的倒装焊量子芯片)时，该量子芯片可以包括相互对置的第一层和第二层。其中，第一层中配置有第一传输总线200，且该第一传输总线200可以由前述之配置有容抗元件21的传输总线200。
64.该立体封装的量子芯片中的第一层和第二层可以是由衬底以及其上的被有目的地选择的各种元器件和传输线等构成。示例性地，于本技术的示例中，第一层配置有第一传输总线200，而第二层则配置有第二传输总线200、谐振腔30以及量子比特，并且其中的谐振腔30的一端与第二传输总线200耦合，且另一端与量子比特耦合。
65.另外，作为第一层的第一传输总线200和第二层的传输总线200的连接结构，量子芯片中还具有位于第一层和第二层之间的至少两个连接体。这些连接体能够使第一传输总线200和第二传输总线200形成信号连通。并且，连接体还可以起到支撑第一层和第二层的作用，避免两者接触而导致一些元器件发生非期望的短路或接触的问题发生。
66.连接体一般地被选择为导电材料制作而成，因此其可以是金属材质的柱状结构，例如圆柱体或者是棱柱体或者是方块状等各种适当的选择和设计的形状。或者当量子芯片是作为超导量子芯片的实例被公开时，则其中的连接体可以选择在适当条件下表现出超导特性的铟柱或称超导柱体。在本技术的示例中，对连接体的形状和材质不做具体限定。
67.进一步地，其中的第一传输总线200通过全部的连接体实现与第二传输总线200并联，从而使得该量子芯片中的第一传输总线200和第二传输总线200的信号连通稳定性和可靠性大大提高。
68.这是由于，如果将第一层的第一传输总线200通过全部的连接体与第二层的第二层传输总线200进行串联，那么其会存在一条信号通路。如果在第一层和第二层倒装焊的过程中或者使用过程中，任意一个连接体出现缺陷或损坏时，将可能导致整个传输线都无法进行有效的信号传输。
69.反之，当第一传输总线200通过全部的连接体实现与第二传输总线200并联时，则会存在多条如至少两条信号通路。那么，当任意一个连接体损坏时，还可能由其他的连接体使第一传输线和第二传输线形成信号通路，从而可以继续进行信号的传输。
70.考虑到第一层和第二层之间的通过连接体实现连接可能存在耐久性的问题，因此，为了提高连接体的连接稳定性和牢固程度，还可以考虑在连接柱的周围配置其他具有支撑结构的柱体。这些柱体可以与连接体采用相同的材料制作而成，当然也可以是相异的材料制作；同时柱体的形状也可以是独立于连接体进行构造或者与之相适应。总体而言，柱体也可以选择为棱柱或圆柱结构。当存在多个柱体时，其与连接体的配合或者分布方式例如是：以圆柱体形的连接体的轴线为中心，在连接体的周围呈圆形且等间距地分布多个圆柱的柱体。其中等间距例如可以通过以下阐述被示明：定义圆柱体状的连接体的轴线与圆柱形的柱体的轴线的共面所在的平面为基准面，在连接体和各个柱体的配合结构中，任意相邻的两个基准面之间的夹角相等。
71.除了在上述方面对量子芯片进行结构设计之外，在本技术的其他一些示例中还可以选择对量子芯片做出其他改进或者优化、调整。例如，部分示例中，量子芯片还配置有电容元件41，并且基于此，量子芯片中的谐振腔30通过电容元件41与第二传输总线200耦合。即谐振腔30的一端与量子比特耦合，另一端则通过电容元件41与第二传输总线200耦合。当其中的量子芯片非前述的立体封装结构时，也可以认为谐振腔30与量子比特耦合，另一端则通过电容元件41与具有容抗元件21的传输总线200(区间段102)耦合。
72.在此基础上，又一些示例也可以选择于量子芯片中配置滤波器42，因此，谐振腔30通过滤波器42与电容元件41耦合。即谐振腔30的一端通过滤波器42与电容元件41耦合，而
谐振腔30的另一端则与量子比特耦合。
73.作为一种示例，图4公开了一种三个量子比特呈链式排布且两两依次相邻地耦合的量子芯片结构，简记为三量子比特芯片400。作为另一种示例的多量子比特芯片500的版图结构如图5所示。
74.以下就图4所示的芯片的结构进行简述。该芯片包括传输总线200，并且在其输入端具有容抗元件21。同时，传输总线200还在输入端至输出端之间依次连接有三个电容元件41。
75.其中的各个电容元件41独立地连接有滤波器42(可以是基于purcelleffect的purcell滤波器42；其可用于通过自身读出谐振器发射光子来防止量子比特衰减)。
76.值得指出的是，发明人意外地发现，在该示例结构中的芯片中，位于传输总线200的容抗元件21与滤波器42的相对位置被特别地设计将会是有利的。例如，当将滤波器42和容抗元件21之间的距离为n
·
(1/2)λ(即半波长的整数倍)时，可以达到更强的耦合效果。
77.进一步地，滤波器42耦合连接谐振腔30的一端，而谐振腔30的另一端则通过叉形耦合电容与量子比特的比特电容44进行耦合。
78.该实例中，比特电容44为十字电容，因此，各个量子比特的比特电容44还分别通过可调电容45进行耦合并链式地串接，而该链的两端的比特电容44则通过十字电容的其中一端连接控制线43(或者也可以选择被构建为驱动线)。
79.为使本技术实施例的目的、技术方案和优点更加清楚，前文将结合附图对本技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本技术各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。其中各个实施例的划分是为了描述方便，不应对本技术的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
80.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
81.以上依据图式所示的实施例详细说明了本技术的构造、特征及作用效果，以上所述仅为本技术的较佳实施例，但本技术不以图面所示限定实施范围，凡是依照本技术的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本技术的保护范围内。