一种人工智能芯片结构及芯片

1.本实用新型属于芯片布局设计技术领域，具体涉及一种人工智能芯片结构及芯片。


背景技术：

2.本部分的陈述仅仅是提供了与本实用新型相关的背景技术信息，不必然构成在先技术。
3.随着机器学习(ml)、深度学习(dl)等颠覆性创新技术的快速发展，数据量也呈几何增长。海量数据对芯片的计算能力提出了更高的要求，这导致了人工智能芯片的兴起。gpu、asic、fpga等传统芯片都是在冯
·
诺依曼架构的基础上设计的，而新型ai芯片则颠覆了传统的计算架构，利用模拟人脑神经网络结构来提高计算能力。
4.但是发明人发现，现有的芯片布局中，布局规划中较长的互连线可能会增加信号传播延迟，在传统的布局规划问题中，每个模块可布局到的位置坐标是连续的，没有考虑到时间、内存和适配器损失等，大大浪费了计算资源和存储资源。


技术实现要素：

5.本实用新型为了解决上述问题，提出了一种人工智能芯片结构及芯片，本实用新型针对晶圆芯片结构的设计，模块布局到的位置坐标是离散的整数点坐标，能在有限的计算资源下，最大程度地提高神经网络的计算能力。
6.根据一些实施例，本实用新型提供了一种人工智能芯片结构，采用如下技术方案：
7.一种人工智能芯片结构，包括整个芯片区域和多个内核，所述内核按照内核计算区域排列的顺序逐行z字形布局，每行上内核高度设置相等。
8.进一步的，所述内核设置不超过芯片区域边缘。
9.进一步的，所述内核的宽度之和不能大于芯片区域的宽度。
10.进一步的，所述每行上内核设置相等包括每行上相邻内核高度相等。
11.进一步的，所述内核所有行的高度之和小于芯片区域的高度。
12.进一步的，所述内核的总面积不超过整个芯片区域。
13.进一步的，所述z字形布局顺序对应由cgv编译生成的核图中内核的连接关系。
14.进一步的，所述z字形布局顺序为若第一行为从左向右排列，第二行则从右向左排列。
15.根据一些实施例，本实用新型提供了一种人工智能芯片，采用如下技术方案：
16.一种芯片，其特征在于，所述芯片应用所述的一种人工智能芯片结构。
17.所述芯片为cs-1晶圆级芯片。
18.与现有技术相比，本实用新型的有益效果为：
19.本实用新型的芯片布局结构与现有技术相比，从硬件层面上有效提升深度学习算力，对任一指定神经网络的计算起到显著的加速效果，从而达到良好的计算性能；在计算分
配方案时具有良好的时间复杂度，平均测试一个神经网络的时间只要0.2秒，优于当前主流方法的平均时间51.6秒；此外，在考虑适配器损失的情况下，本实用新型计算出的解的质量接近、达到或超过现有的已知工作。
附图说明
20.构成本实用新型的一部分的说明书附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。
21.图1是本实用新型的芯片结构示意图。
22.其中，1、处理器块，2、内核，3、互连线。
具体实施方式：
23.下面结合附图与实施例对本实用新型作进一步说明。
24.应该指出，以下详细说明都是例示性的，旨在对本实用新型提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本实用新型所属技术领域的普通技术人员通常理解的相同含义。
25.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本实用新型的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
26.在本实用新型中，术语如“上”、“下”、“左”、“右”、“前”、“后”、“竖直”、“水平”、“侧”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，只是为了便于叙述本实用新型各部件或元件结构关系而确定的关系词，并非特指本实用新型中任一部件或元件，不能理解为对本实用新型的限制。
27.本实用新型中，术语如“固接”、“相连”、“连接”等应做广义理解，表示可以是固定连接，也可以是一体地连接或可拆卸连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的相关科研或技术人员，可以根据具体情况确定上述术语在本实用新型中的具体含义，不能理解为对本实用新型的限制。
28.实施例1
29.本实用新型的一种实施例中提供了一种人工智能芯片结构，如图 1所示，包括：整个芯片区域和多个内核，所述内核按照内核计算区域排列的顺序逐行z字形布局，每行上内核高度设置相等。
30.z字形布局的方式，假设第一行从左向右排列，那么第二行就是从右向左排列，以此类推；内核计算区域的z字形布局顺序，对应由 cgc编译生成的核图中内核的连接关系，相邻的计算区域说明对应的内核之间的连接关系更为紧密，这样可以尽可能地减少芯片中不同计算区域之间的互连线长度，有效的提高芯片的性能。
31.本实用新型对每行上的内核数量有着严格的控制，在保证每行上内核高度相等的情况下，内核不能超过芯片边缘，即所有内核的宽度之和不能大于芯片宽度。所以每行上内核满足：
[0032][0033]
即，width
row
≤633
[0034]
其中s是当前行的第一个内核，δ是可以放置在该行中的内核数量。
[0035]
所述每行上内核等高包括每行相邻内核高度相等，以保证相邻内核的h，w，c相等。
[0036]
h,w,c,k分别对应每个conv核张量操作中h，w，c，k四个维度分配的资源大小。
[0037]
由于相邻核之间存在适配器损失，并且适配器损失是由相邻核的计算区域高度不同造成的。因此，在本实用新型中，将每行上相邻内核设计为相同的高度。在核库中给出的性能函数表明，决定内核高度的参数是h，w，c，也就是说，每行上相邻内核的h，w，c相等。很容易为每行上的内核设置相同的参数h，w，c。
[0038]
计算参数k：由于每行上内核的高度为eight＝h*w*(c+1)，并且性能函数有width＝3*k，内核宽度是由执行自变量k决定的。那么我们能得到：
[0039][0040]
其中ai是卷积核的面积。
[0041]
由于每个内核都有h，w，c，根据性能函数由于每个内核都有h，w，c，根据性能函数k也可以计算为:
[0042][0043]
其中hi，wi，ri，si，ci，ki，ti是每个convi的形式参数。为了满足内存需求，本实用新型将参数k设置为k
i1
和k
i2
的最大值，也就是ki＝max(k
i1
,k
i2
)。
[0044]
对于cblock和dblock，按照相同的方法设置每一个conv核的参数。
[0045]
最后所有行的高度之和小于整个芯片区域的高度，即 height《hw。
[0046]
所述内核面积包括在满足内核不超过芯片区域和核内存限制的条件下，对芯片计算区域的利用率最大
[0047]
由核库中的性能函数，由核库中的性能函数，可知：
[0048]
内核越小，所需要的内存就越大，因此计算区域的面积有下限。并且，本实用新型中的内核面积设置为芯片资源的最大利用率，即在不超过芯片区域的条件下尽可能地增大了内核面积，并且保证每行上计算区域的高度之和小于芯片的高度。这样可以提高芯片资源的利用率，减少内核的运行时间。
[0049]
由于整个神经网络每一层之间的关系密切，而人工智能芯片是要同时运行神经网络中的每一层，即芯片的总运行时间取决于神经网络中运行时间最长的内核，因此需要合理的同时增大内核的面积，才能进而减少整个神经网络的总运行时间。
[0050]
本实用新型通过核库中给出的性能函数：
[0051][0052]
width＝3*k
[0053][0054]
每个内核的面积满足：
[0055][0056]
其中，h,w,r,s,c,k,t分别代表输入图像的高和宽、感受野大小、输入和输出数据和步幅大小。t
*
为经验参数，代表最佳运行时间。
[0057]
对于cblock和dblock，分别是由四个和三个conv组成，每个 conv都有不同的形式参数。对于每一个在kerneli的convj，都设置为相同的面积。因此，block核的面积设置为：
[0058]ai
＝σb
ij
[0059]
其中ai是kerneli的面积，j是构成内核的convs数。
[0060]
实施例2
[0061]
本实用新型的一种实施例中提供了一种人工智能芯片，具体的，所述芯片应用如实施例1中所述的一种人工智能芯片结构。
[0062]
优选的，所述芯片为cs-1晶圆级芯片，用于深度神经网络的训练。
[0063]
以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
[0064]
上述虽然结合附图对本实用新型的具体实施方式进行了描述，但并非对本实用新型保护范围的限制，所属领域技术人员应该明白，在本实用新型的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本实用新型的保护范围以内。