一种存内2bit数据的乘累加计算电路及存储器的制作方法

本发明涉及集成电路，尤其涉及一种存内2bit数据的乘累加计算电路及存储器。

背景技术：

1、传统计算数据的方式是仅通过处理器来计算，由于神经网络的发展，在数据量大时，处理量过大，处理器的处理速度跟不上，从而有了数字存内计算电路，数字存内计算电路目前受到产业界和学术界的广泛关注。

技术实现思路

1、本发明的目的在于提供一种存内2bit数据的乘累加计算电路及存储器，在存内计算电路中实现2bit输入数据与2bit权重数据的乘累加运算，有助于提升存内计算电路的数据吞吐量，进而加快神经网络的计算速度。

2、为解决上述技术问题，本发明采用如下技术方案：

3、本发明实施例的一方面提供了一种存内2bit数据的乘累加计算电路，所述计算电路包括：第一存储模块和第二存储模块，所述第一存储模块和第二存储模块的第一输入端均连接第一位线，所述第一存储模块和第二存储模块的第二输入端均连接第二位线，所述第一存储模块通过所述第一位线和所述第二位线存储或输出第一权重数据，所述第二存储模块通过所述第一位线和所述第二位线存储或输出第二权重数据；第一计算电路、第二计算电路、第三计算电路和第四计算电路，所述第一计算电路的第一输入端、第二计算电路的第一输入端和第三计算电路的第一输入端均连接输入第一输入数据的第一全局位线，所述第一计算电路的第二输入端、第二计算电路的第二输入端和第三计算电路的第四输入端均连接第一位线，所述第一计算电路的第三输入端、第二计算电路的第三输入端、第三计算电路的第三输入端和第四计算电路的第一输入端均连接输入第二输入数据的第二全局位线，所述第一计算电路的第四输入端、第二计算电路的第四输入端、第三计算电路的第二输入端和第四计算电路的第二输入端均连接第二位线，所述第一计算电路用于计算乘累加结果的第一位数据，所述第二计算电路用于计算乘累加结果的第二位数据，所述第三计算电路用于计算乘累加结果的第三位数据，所述第四计算电路用于计算乘累加结果的第四位数据。

4、在一些实施例中，所述计算电路还包括第一开关和第二开关，所述第一开关的两端分别连接第一位线和第一全局位线，所述第二开关的两端分别连接第二位线和第二全局位线。

5、在一些实施例中，所述第一存储模块与所述第二存储模块的结构相同，所述第一存储模块包括第三开关、第四开关和存储电路，所述第三开关的一端连接所述存储电路的一端，所述第三开关的另一端连接所述第一位线，所述第四开关的一端连接所述存储电路的另一端，所述第四开关的另一端连接所述第二位线。

6、在一些实施例中，所述第一开关、第二开关、第三开关和第四开关均采用nmos管。

7、在一些实施例中，所述存储电路包括第一nmos管、第一pmos管、第二nmos管和第二pmos管，所述第一nmos管的栅极连接所述第一pmos管的栅极、第二pmos管的漏极、第二nmos管的漏极和第四开关的一端，所述第二nmos管的栅极连接所述第二pmos管的栅极、第一pmos管的漏极、第一nmos管的漏极和第三开关的一端，所述第一pmos管和第二pmos管的源极均连接电源，所述第一nmos管和第二nmos管的源极均接地。

8、在一些实施例中，所述第一计算电路包括第一与门、第二与门和第三与门，所述第一与门的第一输入端连接第一全局位线，所述第一与门的第二输入端连接第一位线，所述第二与门的第一输入端连接第二全局位线，所述第二与门的第二输入端连接第二位线，所述第一与门的输出端连接第三与门的第一输入端，所述第二与门的输出端连接第三与门的第二输入端，所述第三与门的输出端输出乘累加结果的第一位数据。

9、在一些实施例中，所述第二计算电路包括第四与门、第五与门和第一与非门，所述第四与门的第一输入端连接第一全局位线，所述第四与门的第二输入端连接第一位线，所述第一与非门的第一输入端连接第二全局位线，所述第一与非门的第二输入端连接第二位线，所述第四与门的输出端连接第五与门的第一输入端，所述第一与非门的输出端连接第五与门的第二输入端，所述第五与门的输出端输出乘累加结果的第二位数据。

10、在一些实施例中，所述第三计算电路包括第六与门、第二与非门、第三与非门、第四与非门和或门，所述第二与非门的第一输入端连接第一全局位线，所述第二与非门的第二输入端连接第二位线，所述第三与非门的第一输入端连接第二全局位线，所述第三与非门的第二输入端连接第一位线，所述第二与非门的第一输出端连接第四与非门的第一输入端和或门的第一输入端，所述第三与非门的输出端连接第四与非门的第二输入端和或门的第二输入端，所述第四与非门的输出端连接第六与门的第一输入端，所述或门的输出端连接第六与门的第二输入端，所述第六与门的输出端输出乘累加结果的第三位数据。

11、在一些实施例中，所述第四计算电路包括第七与门，所述第七与门的第一输入端连接第二全局位线，所述第七与门的第二输入端连接第二位线，所述第七与门的输出端输出乘累加结果的第四位数据。

12、本发明实施例的一方面提供了一种存储器，所述存储器包括如上所述的计算电路。

13、根据本发明实施例的一种存内2bit数据的乘累加计算电路及存储器，至少具有如下有益效果：本申请可同时进行2bit输入数据和2bit权重数据的乘累加计算，本申请相较于单比特数据计算模式，存内2bit数据的乘累加计算电路减少了计算周期，有助于提升数据吞吐量。

14、应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。

技术特征：

1.一种存内2bit数据的乘累加计算电路，其特征在于，所述计算电路包括：

2.根据权利要求1所述的计算电路，其特征在于，所述计算电路还包括第一开关和第二开关，所述第一开关的两端分别连接第一位线和第一全局位线，所述第二开关的两端分别连接第二位线和第二全局位线。

3.根据权利要求2所述的计算电路，其特征在于，所述第一存储模块与所述第二存储模块的结构相同，所述第一存储模块包括第三开关、第四开关和存储电路，所述第三开关的一端连接所述存储电路的一端，所述第三开关的另一端连接所述第一位线，所述第四开关的一端连接所述存储电路的另一端，所述第四开关的另一端连接所述第二位线。

4.根据权利要求3所述的计算电路，其特征在于，所述第一开关、第二开关、第三开关和第四开关均采用nmos管。

5.根据权利要求3所述的计算电路，其特征在于，所述存储电路包括第一nmos管、第一pmos管、第二nmos管和第二pmos管，所述第一nmos管的栅极连接所述第一pmos管的栅极、第二pmos管的漏极、第二nmos管的漏极和第四开关的一端，所述第二nmos管的栅极连接所述第二pmos管的栅极、第一pmos管的漏极、第一nmos管的漏极和第三开关的一端，所述第一pmos管和第二pmos管的源极均连接电源，所述第一nmos管和第二nmos管的源极均接地。

6.根据权利要求1所述的计算电路，其特征在于，所述第一计算电路包括第一与门、第二与门和第三与门，所述第一与门的第一输入端连接第一全局位线，所述第一与门的第二输入端连接第一位线，所述第二与门的第一输入端连接第二全局位线，所述第二与门的第二输入端连接第二位线，所述第一与门的输出端连接第三与门的第一输入端，所述第二与门的输出端连接第三与门的第二输入端，所述第三与门的输出端输出乘累加结果的第一位数据。

7.根据权利要求1所述的计算电路，其特征在于，所述第二计算电路包括第四与门、第五与门和第一与非门，所述第四与门的第一输入端连接第一全局位线，所述第四与门的第二输入端连接第一位线，所述第一与非门的第一输入端连接第二全局位线，所述第一与非门的第二输入端连接第二位线，所述第四与门的输出端连接第五与门的第一输入端，所述第一与非门的输出端连接第五与门的第二输入端，所述第五与门的输出端输出乘累加结果的第二位数据。

8.根据权利要求1所述的计算电路，其特征在于，所述第三计算电路包括第六与门、第二与非门、第三与非门、第四与非门和或门，所述第二与非门的第一输入端连接第一全局位线，所述第二与非门的第二输入端连接第二位线，所述第三与非门的第一输入端连接第二全局位线，所述第三与非门的第二输入端连接第一位线，所述第二与非门的第一输出端连接第四与非门的第一输入端和或门的第一输入端，所述第三与非门的输出端连接第四与非门的第二输入端和或门的第二输入端，所述第四与非门的输出端连接第六与门的第一输入端，所述或门的输出端连接第六与门的第二输入端，所述第六与门的输出端输出乘累加结果的第三位数据。

9.根据权利要求1所述的计算电路，其特征在于，所述第四计算电路包括第七与门，所述第七与门的第一输入端连接第二全局位线，所述第七与门的第二输入端连接第二位线，所述第七与门的输出端输出乘累加结果的第四位数据。

10.一种存储器，其特征在于，所述存储器包括如权利要求1至9任一项所述的计算电路。

技术总结
本发明公开了一种存内2bit数据的乘累加计算电路及存储器，涉及集成电路技术领域，计算电路包括：第一存储模块和第二存储模块，第一存储模块存储或输出第一权重数据，第二存储模块存储或输出第二权重数据；第一计算电路、第二计算电路、第三计算电路和第四计算电路，输入第一输入数据的第一全局位线，输入第二输入数据的第二全局位线，根据第一权重数据、第二权重数据、第一输入数据和第二输入数据计算出乘累加结果，第一计算电路用于计算乘累加结果的第一位数据，第二计算电路用于计算乘累加结果的第二位数据，第三计算电路用于计算乘累加结果的第三位数据，第四计算电路用于计算乘累加结果的第四位数据。本申请有助于加快神经网络的计算速度。

技术研发人员：周玉梅,黎涛,游恒,尚德龙
受保护的技术使用者：中科南京智能技术研究院
技术研发日：
技术公布日：2024/1/15