1.一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：包括：
2.根据权利要求1所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述乘加通路输入寄存器以及所述累加通路输入寄存器内的寄存器连接至寄存器多路选择器的输入口，构成一个寄存器单元。
3.根据权利要求1所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述乘加通路内的一阶乘加结构与单精度浮点加法器单元之间设置有一级流水线寄存器；
4.根据权利要求2或3所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述累加通路输入寄存器、一级流水线寄存器、二级流水线寄存器、输出寄存器均包括一个寄存器单元。
5.根据权利要求2所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述乘加通路输入寄存器设置有四个并行的输入端，四个所述的并行的输入端串联；每个输入端都具有两个输入口，每个输入口都包括一个寄存器单元；
6.根据权利要求5所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：单精度浮点数分割后分在两个输入端进行输入，所述的两个输入端输入的数据分别进行移位传输，并在乘加通路输入寄存器移位输出端口上拼接成一个完整的单精度浮点数，实现单精度浮点数的移位寄存传输功能。
7.根据权利要求1所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述预处理单元用于多种精度的定点数预加法功能。
8.根据权利要求1所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述预处理单元内至少设置两个18比特预加法功能单元；
9.根据权利要求1所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述系数选择单元至少预存8个系数，所述系数选择单元选择的系数从预处理单元输出端口进行输出。
10.根据权利要求5所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述乘加通路输入寄存器包括直接输出端口以及预处理输出端口；
11.根据权利要求10所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述一阶乘加结构输入端包括两个一阶乘加结构多路选择器，所述预处理单元输出端口输出的数据以及所述直接输出端口输出的数据进入至一阶乘加结构多路选择器进行选择，以实现数据是否需要预处理的选择。
12.根据权利要求2所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述累加通路输入寄存器、乘加通路输入寄存器、一级流水线寄存器以及二级流水线寄存器内设置有寄存器时钟门控电路，所述寄存器时钟门控电路选择关断未使用的通路。
13.根据权利要求12所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述时钟门控电路的时钟门控程序通过eda综合工具自动插入生成。
14.根据权利要求12所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述一级流水线寄存器与乘加通路内的一阶乘加结构之间设置有多路选择器组，所述多路选择器组输出端还连接至二级流水线寄存器；
15.根据权利要求1所述的一种应用于fpga的低功耗可变精度嵌入式dsp硬核结构，其特征在于：所述累加通路以及乘加通路内的加法器单元包括输入寄存器，数据处理模块，符号位处理单元，阶码对齐单元，尾数移位单元，lza编码模块，纠错模块，alu单元，移位模块；