专利名称:多处理器系统中的数据传输的制作方法
技术领域：
本发明总体上涉及多处理器系统，更具体地说，涉及在多处理器系统中利用较高时钟频率增加用于从属操作的有效总线带宽。
背景技术：
图1示出了一般的多处理器系统100的方框图，该多处理器100具有主块(master block)102和从属块(slave block)104。主块102具有多个主模块(master)，包括第一主模块112、第二主模块114等，直到第m主模块116。例如，这些主模块112、114至116中的每一个都是诸如，CPU(中央处理单元)或DSP(数字信号处理器)的数据处理器。
从属块104具有多个从属模块(slave)，包括第一从属模块122、第二从属模块124等，直到第n从属模块126。这些从属模块122、124至126中的每一个被主模块112、114至116中的至少一个访问。例如，这些从属模块122、124至126中的每一个都是存储器设备。
总线仲裁器130根据优先级策略在主模块112、114至116中仲裁经由第一总线132和第二总线134对从属模块122、124至126的访问。一般来说，每次授权(grant)主模块112、114至116之一访问总线132和134以便访问从属模块122、124至126之一。
例如，假设第一和第二主模块112和114分别向总线仲裁器130发送各自的向第二从属模块124写入数据的请求。总线仲裁器通过首先授权第一主模块112的访问而做出响应。在这种情况下，第一主模块112经由第一总线132向总线仲裁器发送控制、地址和数据信号。之后，总线仲裁器130将这些控制、地址和数据信号经由第二总线134发送到从属块104。作为响应，与解码的地址信号相对应的第二从属模块124将数据写入其存储器内核。
随后，总线仲裁器130授权第二主模块114的访问，响应于此，第二主模块114经由第一总线132向总线仲裁器发送控制、地址和数据信号。之后，总线仲裁器130将这些控制、地址和数据信号经由第二总线134发送到从属块104。作为响应，与解码的地址信号相对应的第二从属模块124将数据写入其存储器内核。
图2示出了总线仲裁器130的示例实现方式，该总线仲裁器130是利用AC(地址和控制)复用器142、WR(写)复用器144、RD(读)复用器146和复用器控制器148而实现的。主模块102与总线仲裁器130之间的第一总线132包括用于AC(地址和控制)信号的通信的AC(地址和控制)主总线152、用于写数据的通信的WR(写)主总线154、和用于读数据的通信的RD(读)主总线156。此外，总线仲裁器130与从属块104之间的第二总线134由用于AC(地址和控制)信号的通信的AC(地址和控制)从属总线162、用于写数据的通信的WR(写)从属总线164、和用于读数据的通信的RD(读)从属总线166组成。
主模块112、114至116分别经由AC主总线152向AC复用器142发送地址和控制信号ACM1、ACM2至ACMm。主模块112、114至116分别经由WR主总线154向WR复用器144发送写数据WRM1、WRM2至WRMm。主模块112、114至116分别经由RD主总线156从RD复用器146接收读数据RDM1、RDM2至RDMm。
从属模块122、124至126分别经由AC从属总线162从AC复用器142接收地址和控制信号ACS1、ACS2至ACSn。从属模块122、124至126分别经由WR从属总线164从WR复用器144接收写数据WRS1、WRS2至WRSn。从属模块122、124至126分别经由RD从属总线166向RD复用器146发送读数据RDS1、RDS2至RDSn。
复用器控制器148生成第一控制信号AC SEL，其控制AC复用器142选择来自具有访问权(access)的、主模块112、114至116之一的地址和控制信号ACM1、ACM2至ACMm之一，以作为分别耦接到从属模块122、124至126的地址和控制信号ACS1、ACS2至ACSn。所选择的地址信号指示被访问的从属模块122、124至126之一，并且这样选择的从属模块进行数据读操作或数据写操作以作为响应。
复用器控制器148还生成第二控制信号WR SEL，其控制WR复用器144选择来自具有访问权的主模块112、114至116之一的写数据WRM1、WRM2至WRMm之一，以作为分别耦接到从属模块122、124至126的写数据WRS1、WRS2至WRSn。复用器控制器148还生成第三控制信号RD SEL，其控制RD复用器146选择来自被访问的从属模块122、124至126之一的读数据RDS1、RDS2至RDSn之一，以作为分别耦接到主模块112、114至116的读数据RDM1、RDM2至RDMm。
现在参照图3的时序图来描述多处理器100中的读操作。参照图2和3，在时间点T0，第二从属模块124接收地址和控制信号ACM1，其由第一主模块112生成，用于从第二从属模块124读取数据的第一请求。复用器控制器148生成AC SEL信号，其控制AC复用器142选择来自第一主模块112的地址和控制信号ACM1，以作为分别耦接到从属模块122、124至126的地址和控制信号ACS1、ACS2至ACSn的每一个而输出。
只有与ACM1信号中指定的地址信号相对应的第二从属模块124通过在时间段T2至T4中准备与该ACM1信号相对应的第一读数据来做出响应。在接口连接(interfacing)时间段T2至T3之后，第二从属模块124开始向RD从属总线166上输出作为RDS2的第一读数据。
当前存储器设备以更高的速度性能操作，从而第二从属模块124以高于总线164和166的时钟频率操作。接口连接时间段T2至T3是读数据从第二从属模块124的较高时钟频率过渡(cross over)到RD从属总线166的较低时钟频率的时间段。
由于第二从属模块124以较高的时钟频率操作，因此第二从属模块124在相对短的时间段T2至T4中准备的第一读数据。但是，在相对较长的时间段T3至T6内，该第一读数据被输出到RD从属总线166，这是因为RD从属总线166以较低的时钟频率操作。
此外，在图3的时间点T1，第二从属模块124接收由第二主模块114生成的用于从第二从属模块124读取数据的第二请求的地址和控制信号ACM2。复用器控制器148生成AC SEL信号，其控制AC复用器142切换到来自第二主模块114的地址和控制信号ACM2，以作为分别耦接到从属模块122、124至126的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出。
在已经准备了第一读数据之后，在时间段T4至T5中，与ACM2中指定的地址信号相对应的第二从属模块124通过准备与ACM2信号相对应的第二读数据而做出响应。在时间点T5，该第二读数据准备好被输出到RD从属总线166。但是，直到时间点T6，RD从属总线166都被用于输出第一主模块112的第一读数据。在时间点T6，第二读数据被作为RDS2输出到RD从属总线166，并占用时间段T6至T7。
还要注意到，对于第二读数据来说，第二从属模块124在相对短的时间段T4至T5内准备好该第二读数据，这是因为第二从属模块124以较高的时钟频率操作。但是，在相对较长的时间段T6至T7内，第二读数据被输出到RD从属总线166，这是因为RD从属总线166以较低的时钟频率操作。
用于将第一和第二读数据输出到RD从属总线166的这些长时间段T3至T6和T6至T7不利地使多处理器系统100的操作减慢。
图4是示出在多处理器系统100中的示例写操作的时序图。参照图2和4，在时间点T0，第二从属模块124接收第一主模块112生成的用于向第二从属模块124写数据的第一请求的地址和控制信号ACM1。复用器控制器148生成AC SEL信号，其控制AC复用器142选择来自第一主模块112的地址和控制信号ACM1，以作为分别耦接到从属模块122、124至126的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出。
只有与ACM1信号中指定的地址信号相对应的第二从属模块124通过在时间段T2至T4中输入来自WR从属总线164的第一写数据来做出响应。此外，在接口连接时间段T2至T3之后，第二从属模块124开始将该第一写数据作为WRS2写入其存储器内核。
由于第二从属模块124以较高的时钟频率操作，因此第二从属模块124在相对短的时间段T3至T5中将第一写数据写入到其存储器内核。但是，在相对较长的时间段T2至T4内，从WR总线164输入该第一写数据，这是因为WR从属总线164以较低的时钟频率操作。
此外，在图4的时间点T1，第二从属模块124接收由第二主模块114生成的用于向第二从属模块124写入数据的第二请求的地址和控制信号ACM2。复用器控制器148生成AC SEL信号，其控制AC复用器142选择来自第二主模块114的地址和控制信号ACM2，以作为分别耦接到从属模块122、124至126的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出。
只有与ACM2信号中指定的地址信号相对应的第二从属模块124通过在时间段T4至T7中从WR从属总线164输入第二写数据而做出响应。此外，在连接时间段T4至T6之后，第二从属模块124开始将第二写数据作为WRS2写入其存储器内核。
由于第二从属模块124以较高的时钟频率操作，因此第二从属模块124在相对短的时间段T6至T8中将第二写数据写入其存储器内核。但是，在相对较长的时间段T4至T7内，从WR总线164输入该第二写数据，这是因为WR从属总线164以较低的时钟频率操作。
用于从WR总线164输入第一和第二写数据的这些长时间段T2至T4和T4至T7不利地使多处理器系统100的操作减慢。
针对上述缺点的一个解决方案是加速总线164和166的操作。另一个解决方案是降低图3的连接时间T2至T3和图4中的T2至T4和T4至T6。但是，这些解决方案的成本很高。
因此，期望有一种低成本机制，用于防止在总线162和164以低于从属模块122、124至126中任何一个的时钟频率操作时多处理器系统100的上述慢操作。
发明内容因此，在本发明的一个总体方面中，形成多个读和/或写总线通路，以用于具有较高时钟频率的从属操作。
根据本发明的一个示例实施例的一种多处理器系统包括多个主模块；至少一个以第一时钟频率操作的第一类型从属模块；至少一个以高于所述第一时钟频率的第二时钟频率操作的第二类型从属模块。所述多处理器系统还包括仲裁器，用于协调所述主模块与所述从属模块之间的访问，所述多处理器系统还包括所述仲裁器与第一类型从属模块之间的单个读/写总线通路。多处理器系统还包括所述仲裁器与第二类型从属模块之间的多个读总线通路和/或多个写总线通路。
特别是在总线通路以较低的时钟频率操作时，所述第二类型从属模块利用时间重叠部分来将读数据输出到多个读总线通路上，并且/或者利用了时间重叠部分来将写数据从多个写总线通路输入。仲裁器包括复用器和复用器控制器，以用于在多个主模块和多个从属模块之间利用这种时间重叠部分协调数据传输。
以这种方式，由于利用了时间重叠部分来经由多个总线通路发送数据，因此总线通路的较低时钟频率不会使具有操作在较高时钟频率的从属模块的多处理器系统的操作减慢。
通过考虑以下结合附图所给出的对本发明的具体描述，将会更好地理解本发明的这些和其它特征和优点。
图1示出了现有技术中已知的一般的多处理器系统的方框图；图2示出了根据现有技术的示例多处理器系统的方框图，其在每个从属模块和总线仲裁器之间具有单个读总线通路和单个写总线通路；图3示出了根据现有技术，在图2的多处理器系统中的读操作的时序图；图4示出了根据现有技术，在图2的多处理器系统中的写操作的时序图；图5示出了根据本发明实施例的多处理器系统的方框图，其具有多个读和写总线通路，以用于每个较高时钟频率的从属操作；图6示出了根据本发明实施例，用于图5的多处理器系统中的读操作的时序图；图7示出了根据本发明实施例，用于图5的多处理器系统中的写操作的时序图；以及图8示出了根据本发明实施例，用于图5的多处理器系统中较高时钟频率的从属操作的从属接口的方框图。
此处参考的图是为了使说明清楚而绘制的，没必要按照比例绘制。在图1、2、3、4、5、6、7和8中具有相同参考标记的元素表示具有相似结构和/或功能的元素。
具体实施方式图5示出了根据本发明实施例的多处理器系统200的方框图。多处理器系统200包括主块202、从属块204和总线仲裁器206。主块202具有多个主模块，包括第一主模块212、第二主模块214等等，直到第m主模块216。例如，这些主模块212、214至216中的每一个都是诸如，CPU(中央处理单元)和DSP(数字信号处理器)的数据处理器。
从属块204具有多个从属模块，包括第一从属模块222、第二从属模块224等，直到第n从属模块226。这些从属模块222、224至226中的每一个被主模块212、214至216中的至少一个访问。例如，这些从属模块222、224至226中的每一个都是存储器设备。
第n从属模块226是以第一时钟频率操作的第一类型，而第一和第二从属模块222和224是以高于第一时钟频率的第二时钟频率操作的第二类型。在本发明的示例实施例中，在从属块204中，除较快的从属模块222和224之外的剩余的其它从属模块，例如第n从属模块226，都是以较低时钟频率操作的第一类型。
总线仲裁器206在主模块212、214至216中仲裁对从属模块222、224至226的访问。为此，总线仲裁器206包括多个复用器，其包括AC(地址和控制)复用器232、第一WR(写)复用器234、第二WR’(写)复用器236、第一RD(读)复用器238和第二RD’(读)复用器240。
总线仲裁器206还包括信号选择器242，其由包括第一选择器复用器244、第二选择器复用器246等，直到第m选择器复用器248的m个复用器组成。复用器控制器250生成控制信号，以便根据优先级策略对复用器232、234、236、238、240、244、246、直到248进行控制。
主模块212、214至216分别经由AC(地址和控制)主总线252向AC复用器232发送地址和控制信号ACM1、ACM2、至ACMm。主模块212、214至216分别经由WR(写)主总线254向第一WR复用器234发送写数据WRM1、WRM2、至WRMm。主模块212、214至216分别经由RD(读)主总线256从信号选择器242接收读数据RDM1、RDM2、至RDMm。
从属模块222、224至226分别经由AC(地址和控制)从属总线258从AC复用器232接收地址和控制信号ACS1、ACS2至ACSn。从属模块222、224至226分别经由第一WR(写)从属总线260从第一WR复用器234接收第一写数据WRS1、WRS2至WRSn。以较高时钟频率操作的较快的从属模块222和224分别经由第二WR’(写)从属总线262从第二WR’复用器236接收第二写数据WRS1’和WRS2’。
从属模块222、224至226分别经由第一RD(读)从属总线264向第一RD复用器238发送第一读数据RDS1、RDS2至RDSn。以较高时钟频率操作的较快的从属模块222和224分别经由第二RD’(读)从属总线266向第二RD’复用器240发送第二读数据RDS1’和RDS2’。
以这种方式，以较高时钟频率操作的较快的从属模块222和224各自具有经由WR和WR’从属总线260和262以及经由WR和WR’复用器234和236的相应的两个写总线通路。类似的，较快的从属模块222和224各自具有经由RD和RD’从属总线264和266以及经由RD和RD’复用器238和240的相应的两个读总线通路。
另一方面，任何以较低时钟频率操作的较低从属模块226都具有经由第一WR从属总线260和第一WR复用器234的单个写总线通路。类似地，较慢的从属模块226具有经由第一RD从属总线264和第一RD复用器238的单个读总线通路。
现在参照图6的时序图来描述多处理器系统200中的读操作。参照图5和6，在时间点T0，第二从属模块224接收由第一主模块212生成的、用于从第二从属模块224读取数据的第一请求的地址和控制信号ACM1。复用器控制器250生成AC SEL信号，其控制AC复用器232选择来自第一主模块212的地址和控制信号ACM1，以作为分别耦接到从属模块222、224至226的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出。
只有与ACM1信号中指定的地址信号相对应的第二从属模块224通过在时间段T2至T4中准备与ACM1信号相对应的第一读数据RDS2而做出响应。在接口连接时间段T2至T3之后，第二从属模块224开始将第一读数据作为RDS2输出到第一RD从属总线264上。
复用器控制器250生成RD SEL信号，其控制第一RD复用器238选择来自第二从属模块224的第一读数据RDS2，以作为其输出。复用器控制器250还生成S1信号，其控制第一选择器复用器244选择第一RD复用器238的输出，以作为耦接到第一主模块212的读数据RDM1。以这种方式，将来自第二从属模块224的第一读数据RDS2引导(direct)到第一主模块212。
第二从属模块224以从属时钟频率操作，该从属时钟频率高于第一RD从属总线264的总线时钟频率。接口连接时间段T2至T3用于第一读数据从第二从属模块224的较高时钟频率过渡到第一RD从属总线264的较低时钟频率。
由于第二从属模块224以较高时钟频率操作，因此，第二从属模块224在相对短的时间段T2至T4中准备第一读数据RDS2。但是，在相对较长的时间段T3至T7内，将第一读数据RDS2输出到第一RD从属总线264，这是因为第一RD从属总线264以较低的时钟频率操作。
此外，在图6的时间点T1，第二从属模块224接收地址和控制信号ACM2，其由第二主模块214生成，用于从第二从属模块224读取数据的第二请求。复用器控制器250生成AC SEL信号，其控制AC复用器232切换到来自第二主模块214的地址和控制信号ACM2，以作为分别耦接到从属模块222、224至226的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出(如图6中“AC切换”所指示的)。
在已经准备了第一读数据RDS2之后，与ACM2信号中指定的地址信号相对应的第二从属模块224通过在时间段T4至T6中准备与ACM2信号相对应的第二读数据RDS2’而做出响应。在接口连接时间段T4至T5之后，第二从属模块224开始将第二读数据RDS2’输出到第二RD’从属总线266上。
复用器控制器250生成RD’SEL信号，其控制第二RD’复用器240选择来自第二从属模块224的第二读数据RDS2’作为其输出。复用器控制器250还生成S2信号，其控制第二选择器复用器246选择第二RD’复用器240的输出，以作为耦接到第二主模块214的读数据RDM2。以这种方式，将来自第二从属模块224的第二读数据RDS2’引导到第二主模块214。
由于第二从属模块224以较高的从属时钟频率操作，因此第二从属模块224在相对短的时间段T4至T6中准备第二读数据RDS2’。但是，在相对较长的时间段T5至T8内，将第二读数据RDS2’输出到第二RD’从属总线266，这是因为第二RD’从属总线266以较低的总线时钟频率操作。
然而，第二从属模块224具有两个读总线通路，从而利用图6中的时间重叠部分T5至T7将第二读数据RDS2和RDS2’输出到第一和第二RD和RD’读从属总线264和266上。与现有技术的总时间(图3中的T3至T7)相比，该时间重叠部分减小了图6中用于从第二从属模块224输出第一和第二读数据RDS2和RDS2’的总时间T3至T8。
图7是示出在多处理器系统200中的示例写操作的时序图。参照图5和7，在时间点T0，第二从属模块224接收由第一主模块212生成的、用于向第二从属模块224写数据的第一请求的地址和控制信号ACM1。复用器控制器250生成AC SEL信号，其控制AC复用器232选择来自第一主模块212的地址和控制信号ACM1，以作为分别耦接到从属模块222、224至226的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出。
此外，复用器控制器250生成WR SEL信号，其控制第一WR复用器234选择来自第一主模块212的第一写数据WRM1，以作为经第一WR从属总线260分别耦接到从属模块222、224至226的第一写数据WRS1、WRS2至WRSn中的每一个输出。只有与ACM1信号中指定的地址信号相对应的第二从属模块224通过在时间段T2至T5中输入来自WR从属总线260的第一写数据WRS2而做出响应。此外，在接口连接时间段T2至T4之后，第二从属模块224开始将该第一写数据WRS2写入其存储器内核。
由于第二从属模块224以较高的时钟频率操作，因此第二从属模块224在相对短的时间段T4至T6中将第一写数据WRS2写入到其存储器内核。但是，在相对较长的时间段T2至T5内，从第一WR从属总线260输入该第一写数据WRS2，这是因为第一WR从属总线260以较低的时钟频率操作。
此外，在图7的时间点T1，第二从属模块224接收由第二主模块214生成的用于向第二从属模块224写入数据的第二请求的地址和控制信号ACM2。复用器控制器250生成AC SEL信号，其控制AC复用器232选择来自第二主模块214的地址和控制信号ACM2，以作为分别耦接到从属模块222、224至226的地址和控制信号ACS1、ACS2至ACSn中的每一个而输出(如图7中的“AC切换”所指示的)。
此外，复用器控制器250生成WR’SEL信号，其控制第二WR’复用器236选择来自第二主模块214的第二写数据WRM2，以输出为经由第二WR’从属总线262分别耦接到较快的从属模块222和224的第二写数据WRS1’和WRS2’中的每一个。只有与ACM2信号中指定的地址信号相对应的第二从属模块224通过在时间段T3至T8中从第二WR’从属总线262输入第二写数据WRS2’而做出响应。此外，在接口连接时间段T3至T7之后，第二从属模块224开始将第二写数据WRS2’写入其存储器内核。
由于第二从属模块224以较高的时钟频率操作，因此第二从属模块224在相对短的时间段T7至T9中将第二写数据WRS2’写入其存储器内核。但是，在相对较长的时间段T3至T8内，从第二WR’从属总线262输入该第二写数据WRS2’，这是因为第二WR’从属总线262以较低的时钟频率操作。
然而，第二从属模块224具有两个写总线通路，从而利用图7中的时间重叠部分T3至T7从第一和第二WR和WR’写从属总线260和262输入第一和第二写数据WRS2和WRS2’。与现有技术的总时间(图4中的T2至T7)相比，该时间重叠部分降低了图7中用于将第一和第二写数据WRS2和WRS2’输入到第二从属模块224的总时间T2至T8。
图8示出了以较高时钟频率操作的从属模块222和224中的示例性的一个从属模块(例如第二从属模块224)的方框图。第二从属模块224包括存储器内核270和从属接口272。从属接口包括第一写数据寄存器274、第二写数据寄存器276、第一读数据寄存器278、和第二读数据寄存器280。写选择器282耦接在写数据寄存器274和276与存储器内核270之间。读选择器284耦接在读数据寄存器278和280与存储器内核270之间。
参照图6和8，读选择器284在时间段T2至T4中将第一读数据RDS2从存储器内核270路由到第一读数据寄存器278，并且在时间段T4至T6中将第二读数据RDS2’从存储器内核270路由到第二读数据寄存器280。这种从存储器内核270的读数据传输与存储器内核270的较高时钟频率同步，并且这种读数据传输顺序地向读数据寄存器278和280进行。
再次参照图6和8，第一读数据寄存器278在时间段T3至T7中将第一读数据RDS2输出到第一RD从属总线264上。第二读数据寄存器280在时间段T5至T8中将第二读数据RDS2’输出到第二RD’从属总线266上。第一和第二读数据寄存器278和280利用时间重叠部分T5至T7分别将第一和第二读数据RDS2和RDS2’输出到第一和第二RD和RD’从属总线264和266上。所述从读数据寄存器278和280到RD和RD’从属总线264和266的读数据传输与从属总线264和266的较低时钟频率同步。
参照图7和8，写选择器282在时间段T4到T6内将第一写数据WRS2从第一写数据寄存器274路由到存储器内核270，并且在时间段T7到T9内将第二写数据WRS2’从第二写寄存器276路由到存储器内核270。这种到存储器内核270的写数据传输与存储器内核270的较高时钟频率同步，并且这种写数据传输顺序地从写数据寄存器274和276进行。
再次参照图7和8，第一写数据寄存器274在时间段T2至T5中从第一WR从属总线260输入第一写数据WRS2。第二写数据寄存器276在时间段T3至T8中从第二WR’从属总线262输入第二写数据WRS2’。第一和第二写数据寄存器274和276利用时间重叠部分T3至T5分别从第一和第二WR和WR’从属总线260和262输入第一和第二写数据WRS2和WRS2’。所述从WR和WR’从属总线260和262到写数据寄存器272和276的这样的写数据传输与从属总线260和262的较低时钟频率同步。
以这种方式，通过对较快的从属模块使用数目为X的写总线通路和数目为X的读总线通路，即使在总线时钟频率小于从属时钟频率时，也能够最小化向总线或来自总线的数据传输中的等待时间(latency)。在本发明的一个实施例中，乘以X的较慢的总线260、262、264或266的时钟频率大于较快的从属模块222或224的时钟频率。所述多个写总线通路和多个读总线通路允许从较慢的总线读数据或向较慢的总线写数据中的时间重叠，从而使多处理器系统200的数据处理中的等待时间最小化。
以上仅仅是示例，并非旨在进行限制。例如，此处示出和描述的任何元素的数目都是示例性的。本发明仅被所附权利要求
书及其等价物所限定的范围所限制。
权利要求
1.一种多处理器系统，包括多个主模块；至少一个以第一时钟频率操作的第一类型从属模块；至少一个以高于所述第一时钟频率的第二时钟频率操作的第二类型从属模块；仲裁器，用于协调所述主模块与所述从属模块之间的访问；所述仲裁器与所述第一类型从属模块之间的单个读/写总线通路；以及所述仲裁器与所述第二类型从属模块之间的多个读总线通路或多个写总线通路。
2.如权利要求
1所述的多处理器系统，还包括所述仲裁器和所述第二类型从属模块之间的多个读总线通路和多个写总线通路。
3.如权利要求
1所述的多处理器系统，包括在所述仲裁器与所述第一类型从属模块之间的单个读总线通路，并且包括在所述仲裁器与所述第二类型从属模块之间的一对读总线通路，并且其中，所述仲裁器包括第一读复用器，用于在所述单个读总线通路与所述一对读总线通路之一之中进行选择，以便从所述从属模块之一向所述主模块之一发送读数据。
4.如权利要求
3所述的多处理器系统，包括多个第二类型从属模块，每个第二类型从属模块具有相应的一对读总线通路，并且其中，所述仲裁器包括第二读复用器，用于在每个所述相应的读总线通路对的相应的一个读总线通路之中进行选择，以便将读数据从所述第二类型从属模块之一发送到所述主模块之一。
5.如权利要求
1所述的多处理器系统，包括在所述仲裁器与第一类型从属模块之间的单个写总线通路，并且包括在所述仲裁器与第二类型从属模块之间的一对写总线通路，并且其中，所述仲裁器包括第一写复用器，用于在所述单个写总线通路和所述一对写总线通路中的一个通路之中进行选择，以便将写数据从所述主模块之一发送到所述从属模块之一。
6.如权利要求
5所述的多处理器系统，包括多个第二类型从属模块，每个第二类型从属模块具有相应的一对写总线通路，并且其中，所述仲裁器包括第二写复用器，用于在每个所述相应的写总线通路对的相应的一个写总线通路之中进行选择，以便将写数据从所述主模块之一发送到所述第二类型从属模块之一。
7.如权利要求
1所述的多处理器系统，包括在所述仲裁器与第二类型从属模块之间的一对读总线通路，并且其中，所述第二类型从属模块包括一对读数据寄存器，用于存储对于所述一对读数据寄存器来说顺序地从从属模块内核传输的、并且与从属时钟同步的读数据，其中，存储在所述读数据寄存器中的读数据是经由所述读总线通路、利用时间重叠部分发送的，并且与总线时钟同步。
8.如权利要求
7所述的多处理器系统，其中，所述从属时钟比所述总线时钟快。
9.如权利要求
1所述的多处理器系统，包括在所述仲裁器与所述第二类型从属模块之间的一对写总线通路，并且其中，所述第二类型从属模块包括一对写数据寄存器，用于存储利用时间重叠部分从所述写总线通路接收、并且与总线时钟同步的写数据，并且其中，对于所述一对写数据寄存器来说顺序地、并且与从属时钟同步地将来自所述写数据寄存器的写数据存储到从属模块内核。
10.如权利要求
9所述的多处理器系统，其中，所述从属时钟比所述总线时钟快。
11.如权利要求
1所述的多处理器系统，包括在所述仲裁器与所述第二类型从属模块之间的一对读总线通路，其中，该两条读总线通路都利用时间重叠部分将相应的读数据从所述第二类型从属模块发送到所述仲裁器。
12.如权利要求
1所述的多处理器系统，包括在所述仲裁器与第二类型从属模块之间的一对写总线通路，其中，该两条写总线通路都利用时间重叠部分将相应的写数据从所述仲裁器发送到所述第二类型从属模块。
13.一种多处理器系统，包括多个主模块；多个从属模块；仲裁器，用于协调所述主模块与所述从属模块之间的访问；以及在至少一个所述从属模块的每一个从属模块与所述仲裁器之间的相应的多个写总线通路。
14.如权利要求
13所述的多处理器系统，包括在所述仲裁器与所述从属模块之一之间的单个写总线通路，并且包括在所述仲裁器与所述从属模块中的另一个从属模块之间的一对写总线通路，并且其中，所述仲裁器包括第一写复用器，用于在所述单个写总线通路与所述一对写总线通路中的一个通路之中进行选择，以便将写数据从所述主模块之一发送到所述从属模块之一。
15.如权利要求
14所述的多处理器系统，包括用于至少两个从属模块的相应的一对写总线通路，并且其中，所述仲裁器包括第二写复用器，用于在每个所述相应的写总线通路对的相应的一个写总线通路之中进行选择，以便将写数据从所述主模块之一发送到所述从属模块之一。
16.如权利要求
13所述的多处理器系统，包括在所述仲裁器与所述从属模块之一之间的一对写总线通路，其具有一对写数据寄存器，用于存储利用时间重叠部分从所述写总线通路接收的、并且与总线时钟同步的写数据，并且其中，对于所述一对写数据寄存器来说顺序地、并且与从属时钟同步地将来自所述写数据寄存器的写数据存储到从属模块内核。
17.如权利要求
16所述的多处理器系统，其中，所述从属时钟比所述总线时钟快。
18.如权利要求
13所述的多处理器系统，包括在所述仲裁器与所述从属模块之一之间的一对写总线通路，其中，该两条写总线通路都利用时间重叠部分将相应的写数据从所述仲裁器发送到所述从属模块之一。
19.一种在多处理器系统中传输数据的方法，包括以第一时钟频率操作至少一个第一类型从属模块；以高于所述第一时钟频率的第二时钟频率操作至少一个第二类型从属模块；对多个主模块和从属模块之间的访问进行仲裁；经由单个读/写总线通路向/从所述第一类型从属模块发送数据；以及经由多个读总线通路或多个写总线通路向/从所述第二类型从属模块发送数据。
20.如权利要求
19所述的方法，还包括经由多个读总线通路和多个写总线通路向/从所述第二类型从属模块发送数据。
21.如权利要求
19所述的方法，还包括经由单个读总线通路从所述第一类型从属模块发送读数据；经由一对读总线通路从所述第二类型从属模块发送读数据；以及在所述单个读总线通路和所述一对读总线通路中的一个通路之中进行选择，以便将读数据从所述从属模块之一发送到所述主模块之一。
22.如权利要求
19所述的方法，还包括经由相应的一对读总线通路发送多个所述第二类型从属模块中的每一个的相应的读数据；以及在每个相应的一对读总线通路的相应的一个读总线通路中进行选择，以便将读数据从所述第二类型从属模块之一发送到所述主模块之一。
23.如权利要求
19所述的方法，还包括经由单个写总线通路将写数据发送到所述第一类型从属模块；经由一对写总线通路将写数据发送到所述第二类型从属模块；在所述单个写总线通路和所述一对写总线通路中的一个通路之中进行选择，以便将写数据从所述主模块之一发送到所述从属模块之一。
24.如权利要求
19所述的方法，还包括经由相应的一对写总线通路将相应的写数据发送到所述多个第二类型从属模块中的每一个；以及在每个相应的写总线通路对的相应的一个写总线通路之中进行选择，以便将写数据从所述主模块之一发送到所述第二类型从属模块之一。
25.如权利要求
19所述的方法，还包括经由一对读总线通路从所述第二类型从属模块发送读数据；将所述读数据对于一对读数据寄存器来说顺序地并且与总线时钟同步地传输到所述一对读数据寄存器；以及利用时间重叠部分并且与总线时钟同步地将存储在所述读数据寄存器中的读数据传输到所述一对读总线通路。
26.如权利要求
25所述的方法，其中，所述从属时钟比所述总线时钟快。
27.如权利要求
19所述的方法，还包括经由一对写总线通路将写数据发送到所述第二类型从属模块；利用时间重叠部分并且与总线时钟同步地将所述写数据从所述一对写总线通路传输到一对写数据寄存器；以及对于所述一对写数据寄存器来说顺序地并且与从属时钟同步地将所述写数据从所述写数据寄存器传输到从属模块内核。
28.如权利要求
27所述的方法，其中，所述从属时钟比所述总线时钟快。
29.如权利要求
19所述的方法，还包括利用时间重叠部分来经由一对读总线通路中的每一个通路从所述第二类型从属模块发送相应的读数据。
30.如权利要求
19所述的方法，还包括利用时间重叠部分来经由一对写总线通路中的每一个通路向所述第二类型从属模块发送相应的写数据。
专利摘要
一种多处理器系统，包括多个主模块；至少一个以第一时钟频率操作的第一类型从属模块；以及至少一个以高于所述第一时钟频率的第二时钟频率操作的第二类型从属模块。仲裁器经由所述仲裁器与第一类型从属模块之间的单个读/写总线通路、以及经由所述仲裁器与第二类型从属模块之间的多个读总线通路和/或多个写总线通路协调所述主模块与所述从属模块之间的访问。
文档编号G06F15/177GK1996276SQ200710002131
公开日2007年7月11日 申请日期2007年1月4日
发明者成洛熙, 金荣德, 朴宰弘, 权宁濬, 李种珉 申请人:三星电子株式会社导出引文BiBTeX, EndNote, RefMan