，举例来说，可将数据作为数据页写入到存储器(例如，系统104的存储器装置110-1、…、110-M)及/或从存储器读取。因此，数据页可称为存储器系统的数据传送大小。数据可在称为扇区(例如，主机扇区)的数据段中传输到主机(例如，主机102)/从主机传输。因此，数据扇区可称为主机的数据传送大小。
[0023]如图1中所图解说明，控制器108可包含耦合到代数错误校正电路114( “代数ECC”)的迭代错误校正电路112 ( “分层迭代ECC”)。迭代错误校正电路112可耦合到存储器装置110，且代数错误校正电路114可耦合到主机接口 106。举例来说，迭代错误校正电路112可为准循环低密度奇偶校验(LDPC)码电路以及应用分层迭代错误校正的其它迭代错误校正电路。虽然被图解说明为单个电路，但迭代错误校正电路112可提供为单独的编码电路(例如，用于编码待存储于存储器装置110中的数据)及解码电路(例如，用于解码存储于存储器装置110中的数据)。代数错误校正电路114可为包含博斯-乔赫里-霍克文黑姆(Bose-Chaudhur1-Hocquenghem，BCH)错误校正电路及里德所罗门(Reed Solomon)错误校正电路以及其它代数错误校正电路的群组中的一者。虽然被图解说明为单个电路，但代数错误校正电路114可提供为单独的编码电路(例如，用于编码待存储于存储器装置110中的数据)及解码电路(例如，用于解码存储于存储器装置110中的数据)。迭代错误校正电路112及代数错误校正存储器114中的每一者可为例如专用集成电路(ASIC)等离散组件，或所述组件可反映由控制器108内的未必具有与控制器108的其它部分分离的离散物理形式的电路提供的功能性。虽然在图1中图解说明为控制器108内的组件，但迭代错误校正电路112及代数错误校正存储器114中的每一者可在控制器108外部或具有位于控制器108内的若干个组件及位于控制器108外部的若干个组件。
[0024]迭代错误校正电路112可经配置以从存储器装置110接收码字。在若干个实施例中，迭代错误校正电路112可接收可由从存储器装置110读取的硬数据构成的码字，而不接收软数据。在若干个实施例中，迭代错误校正电路112可接收包括硬数据的码字且可随之接收对应于所述码字的软数据。在若干个实施例中，迭代错误校正电路112可接收包括硬数据的码字且可单独地接收对应于所述码字的软数据(例如，其中软数据是基于对码字的单独软读取而接收的，或其中软数据是最初与硬数据一起读取的、被缓冲并从缓冲器接收)。硬数据是对应于存储器单元的数据状态的数据。举例来说，2位存储器单元可被编程到四个数据状态中的一者，其中每一数据状态对应于数据00、01、10或11中的一者。相比之下，与存储器单元相关联的软数据可指示存储于存储器单元上的状态(例如，阈值电压(Vt))在表示存储器单元被编程到的目标状态的状态分布(例如，Vt分布)内的位置。对应于码字(其中所述码字由硬数据构成)的软数据可包含对应于所述码字中的硬数据的软数据(例如，所述软数据可指示码字中的硬数据的较大分辨率)。存储器装置可经配置以确定从其读取的硬数据的软数据位的特定数目。对于上文所描述的2位存储器单元，软数据的实例可包含使用四个位(其原本可表示最高达十六个不同状态)的较大分辨率。对于采用离散读取信号的那些实施例，软数据的分辨率可取决于为定位存储于存储器单元上的Vt而进行的读取数目，其中读取越多，可提供的分辨率就越大。对于采用斜升读取信号的那些实施例，软数据的分辨率可取决于从模/数转换器或使存储器单元的Vt的值与数据相关的其它电路作为输出提供的分辨率，其中所述分辨率由跨越输入/输出(I/O)总线从存储器装置110传输的位数目反映。举例来说，存储器装置110可经配置而以八个位的分辨率读取存储两个数据位的特定存储器单元且跨越I/O总线传送介于两个位(两个硬数据位及零个软数据位)到八个位(两个硬数据位及六个软数据位)之间的任何数目个位。
[0025]迭代错误校正电路112可通过在逐层基础上对码字进行奇偶校验并在每一层之后更新码字而迭代地对码字进行错误校正。由迭代错误校正电路112执行的一个错误校正迭代可包含一个以上奇偶校验层。迭代错误校正电路112可使用迭代置信传播解码器，其中迭代错误校正电路112可包含两种类型的处理节点:可变节点及校验节点。所述处理节点可根据LDPC码的奇偶校验矩阵而耦合。所述校验节点可实施为对码字进行奇偶校验(例如，执行出错位组校验)及/或更新的电路。在若干个实施例中，更新码字可包含更新可靠性数据(例如，对数似然比(LLR))以及其它功能。举例来说，更新与每一可变节点相关联的可靠性数据可致使更新码字的与每一可变节点相关联的相应位的值(例如，其中更新码字的位包含改变所述位的值或保持所述位的值)。因此，更新可靠性数据会有效地更新码字。对于包含接收硬数据而不接收软数据及/或可靠性数据(例如，基于硬数据读取)的实施例，可至少部分地基于在解码过程期间LDPC码的奇偶校验约束而将可靠性数据指派给码字。对于包含接收硬数据与软数据(例如，基于软数据读取)的实施例，可至少部分地基于软数据而将可靠性数据指派给码字(例如，到迭代错误校正电路112的输入将包含可靠性数据，这不同于硬读取情况)。可在每一解码层期间(举例来说，所述层的某一倍数或每迭代一次地)更新码字(例如，迭代错误校正电路112可基于LDPC码的奇偶校验约束而更新所输入的可靠性数据)。迭代的每一层可包含从不足全部的校验节点(例如，从相应一者)接收输入，并至少部分地基于(例如，在一些实施例中，仅基于)来自校验节点中的相应一者的输入(例如，经更新可靠性数据)而更新可靠性数据。一些实施例可包含若干个层中的每L数目个层更新可靠性数据(例如，其中L是从I个层到所有层的变量，其中可每层、每隔一个层、每第三层等等(最高达每迭代一次)地更新可靠性数据)。可靠性数据可基于来自校验节点中耦合到其的相应者的输入而更新。在若干个实施例中，分层更新可继续进行直到可变节点已从耦合到其的校验节点中的每一者接收到输入为止。可在针对一个迭代完成在可变节点处针对耦合到其的所有数目个校验节点对所存储可靠性数据的分层更新之后才将后续(经更新)可靠性数据值从可变节点发送到耦合到其的校验节点中的每一者O
[0026]迭代错误校正电路112可响应于分层奇偶校验对于特定层为正确的而将码字或其副本传送到代数错误校正电路114。在一些实施例中，迭代错误校正电路112可响应于分层奇偶校验对于特定层为正确的或响应于分层奇偶校验对于所述特定层及至少另一个层为正确的而停止对码字进行错误校正。在若干个实施例中，当在特定层中或在一些实施例中在特定层及至少另一个层中不存在奇偶错误时(其中奇偶校验对于在特定层及/或至少另一个层中校验的所有数据单位为正确的)，可将分层奇偶校验视为正确的。在一些实施例中，当在特定特定中或在一些实施例中在特定层及至少另一个层中存在少于阈值数目个奇偶错误时，分层奇偶校验为正确的。举例来说，可基于代数错误校正电路114的校正能力而选择奇偶错误的阈值数目。在若干个实施例中，控制器108可经配置以基于存储器装置110的若干个特性(例如存储器装置110的时间年龄、存储器装置110的编程/擦除循环数目、存储器装置110的存储密度、存储器装置110的保持率(例如，经编程存储器单元可保持电荷达多久)及/或存储器装置110内存储码字的物理位置(例如，码字或其一部分是否存储于边缘字线上)以及存储器装置110的其它特性)而选择错误的阈值数目。在一些实施例中，可在控制器108的固件中作为可选选项来定义奇偶错误的阈值数目。
[0027]在一些实施例中，迭代错误校正电路112可对码字进行错误校正，直到所述码字在特定迭代的特定层中包含少于阈值数目个奇偶错误为止。根据若干个实施例，可采用并置译码方案使得代数错误校正电路114可从迭代错误校正电路112接收经更新码字(例如，在码字在特定层中包含少于阈值数目个奇偶错误之后)。接着，代数错误校正电路114可根