工作于860～960MHz的CMOS全集成UHF RFID读写器射频接收前端电路的制作方法
【专利说明】工作于860~960MHz的CMOS全集成UHF RF ID读写器射频 接收前端电路
[0001]
技术领域
[0002] 本发明属于UHF RFID读写器集成电路设计的技术领域，涉及一种具有载波泄漏抵 消功能并工作于860~960MHz的CMOS全集成UHF RFID读写器射频接收前端电路。
【背景技术】
[0003] 近些年，背散射射频系统以其低成本高集成度受到广泛的关注和研究。而RFID系 统是其中最著名的应用。由于其高灵活性和可编程性，RFID技术被广泛的用于医药、建筑、 安全、运输和军事等领域。UHF RFID是一种识别距离在数米以上的自动识别技术，具有快 速、抗干扰、安全、相对较长距离等优点，被认为会在不久的将来替代条形码技术。
[0004] 在UHF RFID系统中，作为数据处理终端与标签之间数据传输中介的读写器设计一 般采用分立元件构建，由于设备成本高、便携性差、功耗大等缺点制约了 UHF RFID技术的进 一步发展。随着集成电路工艺的不断发展，以CMOS工艺或BiCMOS工艺实现的集成读写器 芯片成为未来技术的发展方向。
[0005] UHF RFID为了读取无源标签，需由读写器发射连续载波为标签提供能量，标签背 散射调制其存储数据，使得读模式下的接收机射频前端存在很高的载波泄漏（IOdBm);由 于和期望信号频率非常接近（40-600kHz)，该带内载波泄漏很难被滤除，严重限制了射频识 别读写器芯片的灵敏度。另外，该载波泄漏会使接收机增益下降甚至直接饱和，阅读器无法 正常工作。
[0006] 随着标签低功耗技术的不断改进，无源标签的灵敏度已达到-18. 5~_20dBm，读写 器为了最大程度地利用无源标签的灵敏度，增加 UHF RFID系统的通讯距离，读写器读模式 灵敏度理论计算值约为_75dBm，考虑到天线失配、环境反射及衍射等非理想因素影响，可靠 的读模式接收机灵敏度应达到_85dBm~90dBm。载波泄漏正是制约读写器芯片读模式灵敏 度的重要因素，为了改善读写器读模式灵敏度，提升读写器与标签之间的通讯距离，必须对 载波泄漏信号进行抵消。
【发明内容】
[0007] 本发明的目的是提出一种基于0. 18um RF CMOS工艺技术，具有载波泄漏抵消功能 并工作于860~960MHz的CMOS全集成UHF RFID读写器射频接收前端电路。
[0008] 实现本发明目的的具体技术方案是： 一种工作于860~960MHz的CMOS全集成UHF RFID读写器射频接收前端电路，是由 MOSFET器件和无源器件相结合组成的电路，其结构由四输入的交叉耦合差分低噪声放大器 LNA，I/Q路下混频器DM1/DM2,1/Q路低通滤波器LPF1/LPF2,1/Q路上混频器UM1/UM2和加 法器ADDER构成，具体形式为： 信号输入端RFIN与单端转差分巴伦balun的输入端相连，差分低噪声放大器LNA的第 一正输入端口 2与单端转差分巴伦balun输出的一端相连，差分低噪声放大器LNA的第二 正输入端口 3与单端转差分巴伦balun输出的另一端相连，差分低噪声放大器LNA的第一 负输入端口 1与加法器ADDER的正输出端口 45相连，差分低噪声放大器LNA的第二负输入 端口 4与加法器ADDER的负输出端口 46相连，差分低噪声放大器LNA的差分正、负输出端 口 5、6分别与I路下混频器DMl的射频差分正、负输入端口 7、8和Q路下混频器DM2的射 频差分正、负输入端口 1〇、9相连，在I路下混频器DMl的本振正、负输入端口 11、12处接入 I路本振信号LOI，I路下混频器DMl的中频差分正、负输出端口 16、15构成I路输出OUTI ; 在Q路下混频器DM2的本振正、负输入端口 13、14处接入Q路本振信号LOQ，Q路下混频器 DM2的中频差分正、负输出端口 18、17构成Q路输出OUTQ ;1路低通滤波器LPFl的差分输 入端口 19、20分别与I路下混频器DMl的中频差分正、负输出端口 16、15相连，在I路低通 滤波器LPFl的时钟信号输入端口 23处接入时钟信号CLK，I路低通滤波器LPFl的差分输 出端口 25、26分别与I路上混频器UMl的基带差分正、负输入端口 29、30相连，Q路低通滤 波器LPF2的差分输入端口 21、22分别与Q路下混频器DM2的中频差分负、正输出端口 17、 18相连，Q路低通滤波器LPF2的时钟信号输入端口 24处接入时钟信号CLK，Q路低通滤波 器LPF2的差分输出端口 27、28分别与Q路上混频器UM2的基带差分负、正输入端口 31、32 相连；在I路上混频器UMl的本振正、负输入端口 33、34处接入I路本振信号LOI，I路上混 频器UMl的射频差分输出端口 37、38分别与加法器ADDER的差分输入端口 41、42相连；在 Q路上混频器UM2的本振正、负输入端口 35、36处接入Q路本振信号LOQ，Q路上混频器UM2 的射频差分输出端口 39、40分别与加法器ADDER的差分输入端口 43、44相连；加法器ADDER 的差分正、负输出端口 45、46分别与差分低噪声放大器LNA的第一第二负输入端口 1、4相 连。
[0009] 所述四输入的交叉耦合差分低噪声放大器LNA由NM0SFET器件和无源器件相结合 组成的全差分放大电路，其具体形式为： 第一晶体管Ml的栅极与第一偏置电路VBl相连，第一晶体管Ml的源极与地线相连，第 一晶体管Ml的漏极与第二晶体管M2的源极、第三晶体管M3的源极相连，第二晶体管M2的 栅极与电阻R1、电容Cl 一端相连，电容Cl的另一端和电阻R3 -端、第二正输入端口 3相 连，电阻Rl的另一端与第二偏置电路VB2相连，第二晶体管M2的漏极与第十一晶体管Mll 的源极相连；第三晶体管M3的栅极与电阻R2、电容C2 -端相连，电容C2的另一端与第二 负输入端口 4相连，电阻R2的另一端与第二偏置电路VB2相连，第三晶体管M3的漏极与第 十晶体管MlO的源极相连；第四晶体管M4的栅极与第一偏置电路VBl相连，第四晶体管M4 的源极与地线相连，第四晶体管M4的漏极与第五晶体管M5的源极、第六晶体管M6的源极 相连，第五晶体管M5的栅极与电阻R4、电容C3 -端相连，电容C3的另一端与电阻R3的另 一端、第一正输入端口 2相连，电阻R4的另一端与第二偏置电路VB2相连，第五晶体管M5 的漏极与第十晶体管MlO的源极相连；第六晶体管M6的栅极与电阻R5、电容C4 一端相连， 电容C4的另一端与第一负输入端口 1相连，电阻R5的另一端与第二偏置电路VB2相连，第 六晶体管M6的漏极与第十一晶体管Mll的源极相连；第七晶体管M7的栅极与控制信号bl 相连，第七晶体管M7的源极与地线相连，第七晶体管M7的漏极与电容C5 -端相连，电容 C5的另一端与负输出端口 6相连，第八晶体管M8的栅极与控制信号b2相连，第八晶体管 M8的源极与地线相连，第八晶体管M8的漏极与电容C6 -端相连，电容C6的另一端与负输 出端口 6相连，第九晶体管M9的栅极与控制信号b3相连，第九晶体管M9的源极与地线相 连，第九晶体管M9的漏极与电容C7 -端相连，电容C7的另一端与负输出端口 6相连；第 十二晶体管M12的栅极与控制信号b3相连，第十二晶体管M12的源极与地线相连，第十二 晶体管M12的漏极与电容C8 -端相连，电容C8的另一端与正输出端口 5相连，第十三晶体 管M13的栅极与控制信号b2相连，第十三晶体管M13的源极与地线相连，第十三晶体管M13 的漏极与电容C9 一端相连，电容C9的另一端与正输出端口 5相连，第十四晶体管M14的栅 极与控制信号bl相连，第十四晶体管M14的源极与地线相连，第十四晶体管M14的漏极与 电容ClO -端相连，电容ClO的另一端与正输出端口 5相连；第十晶体管MlO的栅极与电源 线VDD相连，第十晶体管MlO的漏极与电容Cl 1、差分电感Ll 一端、负输出端口 6相连，电容 Cll的另一端与电源线VDD相连，第^^一晶体管Mll的栅极与电源线VDD相连，第^^一晶体 管Mll的漏极与电容C12、差分电感Ll的另一端、正输出端口 5相连，电容C12的另一端与 电感Ll的中间抽头、电源线VDD相连。
[0010] 所述I路下混频器DMl是由MOSFET器件和无源器件相结合组成的双平衡有源混 频器，其具体形式为： 第十五晶体管M15的栅极与电阻R6、电容C13 -端相连，电容C13的另一端与射频差分 正输入端口 7相连，电阻R6的另一端与第三偏置电路VB3相连，第十五晶体管M15的源极与 地线相连，第十五晶体管M15的漏极与第十七晶体管M17的源极、第十八晶体管M18的源极 相连；第十六晶体管M16的栅极与电阻R7、电容C14 一端相连，电容C14的另一端与射频差 分负输入端口 8相连，电阻R7的另一端与第三偏置电路VB3相连，第十六晶体管M