一种基于多核dsp的动目标及恒虚警检测系统的制作方法
【技术领域】
[0001]本发明属于雷达信号处理技术领域，具体涉一种基于多核DSP的动目标及恒虚警检测系统。
【背景技术】
[0002]伴随着雷达技术以及以FPGA和DSP为代表的数字信号处理芯片的快速发展，雷达信号处理技术也得到了飞速发展。这不仅体现在灵活、复杂的雷达信号形式与雷达信号处理算法，也体现在高性能数字信号处理器件的使用与多种信号处理架构的出现。
[0003]现在典型的雷达信号处理器一般采用单DSP信号处理平台、单纯基于FPGA或者FPGA+DSP架构。在专利CN101561501A中介绍了一种基于DSP的雷达目标跟踪识别器，其优势在于且无需另外采用专用芯片，有利于降低生产成本。但是遇到底层的信号预处理算法处理数据量大，但运算结构相对简单的情况，且对处理速度要求高的情况时，单DSP的架构明显没了优势。现在最常用的的是DSP+FPGA结构，具有两种处理器的优点，兼顾速度和灵活性，而且可以应用在不同雷达信号处理系统中，具有很强的通用性在《电子科技》的《一种雷达通用信号处理系统的实现与应用》一文中，介绍了一种基于一片FPGA(EP2S60F1020)加上四片DSP(TS201)的信号处理架构，该架构具有通用性好、处理能力强、数据通信速率高等优点。但是该信号处理结构具有芯片使用数目多、芯片之间通信复杂、PCB布局布线难度大等缺点。
【发明内容】
[0004]本发明的目的在于提供一种基于多核DSP的动目标及恒虚警检测系统，解决了单芯片架构以及多片DSP联合处理时存在的计算复杂度高、运算耗时、数据通信困难等问题，具有实时性好、结构简单、通信效率高、处理能力强等优点。
[0005]为了解决上述技术问题，本发明提供一种基于多核DSP的动目标及恒虚警检测系统，所述多核DSP中包括一个主核和两个以上的从核，其中:
[0006]主核负责系统处理雷达信号的过程控制、信号传递、数据搬移以及跟踪目标的信息生成；
[0007]在两个以上的从核中，单独开辟一个从核作为数据接收从核，数据接收从核用于响应外部中断并通过高速接口从FPGA接收雷达信号数据；其它从核作为数据处理从核，数据处理从核用于雷达信号数据的处理；
[0008]数据接收从核在外部DDR中开辟两个存储区域用于存放接收的雷达信号数据，每个数据处理从核在自己核内开辟两个存储区域用于存放接收的雷达信号数据。
[0009]本发明与现有技术相比，其显著优点在于:(I)单独开辟一个核响应频繁的GP1中断并从外部接收数据，从而提高CPU的执行效率；(2)避免多个核长时间对DDR总线访问，减少DDR总线访问冲突所带来的额外开销；(3)核间通信同时采用标志位、IPC中断、DMA数据搬移等技术，保证多核之间通信的可靠性以及快速性；(4)从核数据存储采用乒乓结构，减少了数据等待时间。
【附图说明】
[0010]图1是本发明中主核的工作流程图。
[0011]图2是本发明中数据接收从核的工作流程图。
[0012]图3是本发明中信号处理从核的工作流程图。
【具体实施方式】
[0013]本发明基于多核DSP的动目标检测(MTD)以及恒虚警检测(CFAR)系统，所述多核DSP中包括一个主核和两个以上的从核，其中:
[0014]主核负责系统处理雷达信号的过程控制、信号传递、数据搬移以及跟踪目标的信息生成，跟踪目标的信息包括距离、速度等信息；
[0015]在两个以上的从核中，单独开辟一个从核专门用于响应外部中断并通过高速接口(SR1)从FPGA接收雷达信号数据，即单独开辟一个从核作为数据接收从核；其它从核用于雷达信号数据的处理，即在雷达信号数据中对跟踪目标进行动目标检测以及恒虚警检测，即其他从核作为信号处理从核；
[0016]数据接收从核在外部DDR(双倍速率同步动态随机存储器)中开辟了两个存储区域，全部信号处理从核在自己核内开辟两个存储区域，即包括第一存储区域和第二存储区域，以实现乒乓结构存储。
[0017]实施例
[0018]在多核DSP中选用七个核构建本发明基于多核DSP的动目标及恒虚警检测系统，其中确定核O为主核，核I至核5作为处理雷达信号数据的信号处理从核，单独开辟核6作为响应外部中断并接收雷达信号数据的数据接收从核。
[0019]结合图1，使用本发明在雷达信号数据中对跟踪目标进行动目标检测以及恒虚警检测的过程如下:
[0020]第一步，对主核和从核进行初始化。主核核O的初始化包括DSP系统时钟、DDR(双倍速率同步动态随机存储器)、IPC (核间通信)中断等配置；核I至核5的初始化包括核间通信标志位赋初值；核6的初始化包括SR1初始化配置、GP1(通用I/O端口 )中断配置。核I至核6各个从核初始化完成之后将相应标志位拉高，核O检测到核I至核6各个从核初始化完成的标志位拉高之后进入到正常工作模式。
[0021]第二步，FPGA每完成一波雷达信号数据接收后，均给数据接收从核核6发送一个GP1上升沿中断信号，核6每收到一个中断信号后就在中断服务函数中进行一次SR1读操作，读取雷达信号数据并存储在外部DDR中。
[0022]核6读取并存储雷达信号数据的方法具体为:开始时核6 —直在判断是否接收到来自FPGA的外部中断信号，当核6接收到第一个中断信号后，响应来自FPGA的外部中断，并通过SR1接口从外部读取数据。核6通过当前接收数据的次数的奇偶来判断将读取的数据存储在第一存储区域或者第二存储区域。比如将读取的第一波雷达信号数据存储在外部DDR中的第一存储区域，当判断该波雷达信号数据存储完毕后将其标志位拉高，但此时核6不停止接收中断数据，继续读取下一波雷达信号数据并存储到外部DDR中的第二存储区域。如此循环实现乒乓结构存储。核6每波读取的雷达信号数据量的大小需要根据读取速率以及FPGA端存储资源来协定。数据接收从核核6的工作流程如图2所示。
[0023]第三步，在进行步骤二的过程中，当主核核O检测到核6的标志位拉高之后，开始进行DMA (直接数据存储)数据搬移，即核O将核6存储在外部DDR中的雷达信号数据依次搬移到核I至核5每个数据处理从核的核内存储空间。具体过程为:核O先给核I至核5的核内存储空间的第一存储区域DMA雷达信号数据，然后再给每个数据处理从核的核内存储空间的第二存储区域DMA雷达信号数据，实现乒乓结构操作，主核核O在开始搬移雷达信号数据之后就一直等待核I至核5各个核在数据处理完成之后产生的IPC中断。当主核核O收到IPC中断后，判断IPC中断来自于核I至核5中哪一个核，并将下一波数据DMA给该核进行雷达数据处理。当主核核O检测到所有数据均被信号处理从核完成之后，根据各个信号处理从核返回的结果进行目标距离、速度等信息的确定。主核核O的工作流程图如图1所示。
[0024]考虑到核I至核5的核内存储空间资源有限，而且划分为两个存储区域做乒乓结构存储，因此当一波数据很大时，不可能将每波数据一次性全部DMA到每个数据处理从核；同时，考虑到核I至核5在做动目标检测和恒虚警检测时，各个距离单元之间是独立的，因此，核O在给数据处理从核DMA数据时，以距离单元为单位进行数据搬移。在本实施例中，核O每次只DMA给数据处理从核3个距离单元的数据，数据处理从核在对该3个距离单元的数据进行动目标检测和恒虚警检测处