读取命令排程方法以及使用该方法的装置的制造方法
【技术领域】
[0001]本发明有关于一种快闪存储器装置，特别是一种读取命令排程方法以及使用该方法的装置。
【背景技术】
[0002]快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取NOR快闪装置的主装置(host)，并及时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是串行存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入串行的比特字节(bytes)的值到NAND快闪装置中，用以定义请求命令(co_and)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobe signal)顺序地敲出(clock out)内容,让主单元可逐比特字节或字元组(words)存取数据。降低快闪存储器装置的制造成本一直是被关注的议题，其中包含如何节省动态随机存取存储器的空间。本发明于不使用动态随机存取存储器来储存对照表的硬件架构上，提出一种读取命令排程方法以及使用该方法的装置。
【发明内容】
[0003]本发明的实施例提出一种读取命令排程方法，由处理单元执行，包含下列步骤。通过第一存取介面从主装置接收多个逻辑读取命令，而每一个逻辑读取命令请求读取一个逻辑地址的数据。从高阶对照表取得关联于逻辑地址的多个对照表区块的第一实际储存位置，并驱动第二存取介面从第一实际储存位置读取对照表区块。从对照表区块取得关联于逻辑地址的多个第二实际储存位置，并驱动第二存取介面依据第二实际储存位置从储存单元读取数据。驱动第一存取介面将关联于逻辑地址的数据敲出给主装置。
[0004]本发明的实施例另提出一种读取命令排程装置，至少包含两个存取介面以及处理单元。第一存取介面耦接于主装置，而第二存取介面耦接于储存单元。处理单元通过第一存取介面从主装置接收多个逻辑读取命令，而每一个逻辑读取命令请求读取一个逻辑地址的数据。处理单元从高阶对照表取得关联于逻辑地址的多个对照表区块的第一实际储存位置，以及驱动第二存取介面从储存单元中的第一实际储存位置读取对照表区块。处理单元从对照表区块取得关联于逻辑地址的多个第二实际储存位置，以及驱动第二存取介面依据第二实际储存位置从储存单元读取数据。最后，处理单元驱动第一存取介面将关联于逻辑地址的数据敲出给主装置。
【附图说明】
[0005]图1是依据本发明实施例的快闪存储器的系统架构示意图。
[0006]图2是依据本发明实施例的快闪存储器中的储存单元示意图。
[0007]图3是依据本发明实施例的存取介面与储存单元的方块图。
[0008]图4是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。
[0009]图5是依据本发明实施例的执行于处理单元中的逻辑读取命令排程方法流程图。
[0010]图6是依据本发明实施例的逻辑读取命令示意图。
[0011]图7是依据本发明实施例的闻阶对照表TJK意图。
[0012]图8A是依据本发明实施例的对照表区块的实际储存示意图。
[0013]图SB是依据本发明实施例的对照表区块及数据的实际储存示意图。
[0014]图9A和9B是依据本发明实施例的先进先出队列示意图。
[0015]符号说明
[0016]10系统；110处理单元；
[0017]120数据缓存器； 130对照表缓存器；
[0018]140先进先出队列；150存取介面；
[0019]160主装置；170存取介面；
[0020]170_0?170_j存取子介面；
[0021]180储存单元；
[0022]180_0_0 ?180_j_i 储存子单元；
[0023]210存储器单元阵列；
[0024]220行解码单元；230列编码单元；
[0025]240地址单元；250数据缓存器；
[0026]410_0 数据线；
[0027]420_0_0?420_0_i芯片致能控制信号；
[0028]S511?S531方法步骤；
[0029]600_0?600_7逻辑读取命令；
[0030]700高阶对照表；
[0031]700_0 ?700_k 记录；
[0032]TO?Tk对照表区块；
[0033]901?904、911?914、921?924实际读取命令。
【具体实施方式】
[0034]以下说明是为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的
【发明内容】
必须参考之后的权利要求范围。
[0035]必须了解的是，使用于本说明书中的”包含”、”包括”等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。
[0036]于权利要求中使用如”第一”、〃第二 〃、〃第三〃等词是用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
[0037]图1是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构10中包含处理单元110，用以写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，处理单元110通过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。系统架构10使用数个电子信号来协调处理单元110与储存单元180间的数据与命令传递，包含数据线(dataline)、时脉信号(clock signal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chip enable, CE)、地址提取致能(address latch enable, ALE)、命令提取致能(command latch enable, CLE)、写入致能(write enable, WE)等控制信号。存取介面170可采用双倍数据率(double data rate, DDR)通信协定与储存单元180沟通,例如，开放NAND快闪(open NAND flash interface, 0NFI) >双倍数据率开关(DDR toggle)或其他介面。处理单元110另可使用存取介面150通过指定通信协定与主装置160进行沟通,例如,通用串行总线(universal serial bus, USB)、先进技术附着(advanced technology attachment, ΑΤΑ)、串行先进技术附着(serial advancedtechnology attachment, SATA)、快速周边兀件互耳关(peripheral component interconnectexpress, PC1-E)或其他介面。
[0038]图2是依据本发明实施例的快闪存储器中的储存单元示意图。储存单元180可包含由MxN个存储器单元(memory cells)组成的阵列(array) 210,而每一个存储器单元储存至少一个比特(bit)的资讯。快闪存储器可以是NAND型快闪存储器，或其他种类的快闪存储器。为了正确存取资讯，行解码单元220用以选择存储器单元阵列210中指定的行，而列编码单元230用以选择指定行中一定数量的比特字节的数据作为输出。地址单元240提供行资讯给行解码器220，其中定义了选择存储器单元阵列210中的那些行。相似地，列解码器230则根据地址单元240提供的列资讯，选择存储器单元阵列210的指定行中一定数量的列进行读取或写入操作。行可称为为字元线(wordline)，列可称为比特线(bitline)。数据缓存器(data buffer) 250可储存从存储器单元