基于fpga的优化布局结构的加法器的工艺映射方法
【技术领域】
[0001]本发明涉及集成电路技术领域，尤其涉及基于FPGA的优化布局结构的加法器的工艺映射方法。
【背景技术】
[0002]现场可编程门阵列(Field — Programmable Gate Array, FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。
[0003]加法是最常用的逻辑结构，FPGA内部之所以有算数逻辑结构主要是为了对加法的速率和实现进行优化。在FPGA内部，加法器通常由进位链(carry chain)实现。但是由于FPGA架构上的限制，一个η位全加器的最低位进位，通常只能从逻辑单元(LogicElement, LE)中最下方专用的进位输入端进入，使得一条进位链的起始位置必须位于LE的最下方，因此对布局产生了较大的限制。并且，一个LE所能实现的加法位数，是根据LE中能够用作加法计算的查找表(Look-Up-Table，LUT)，即带进位链的查找表LUT4C，来实现的。
[0004]如果所要计算的加法位数超出了一个LE中LUT4C的个数，则需要将低位的进位输出端连接到下一个LE的进位输入端，同样也是需要通过LE最下方专用的进位输入端进入。但是在一些情况下，当前的加法器可能仅占用下一个LE中的很少一部分LUT4C的资源，其余空闲的LUT4C的资源因为进位输入的限制，也无法用于另一个加法器的运算。
【发明内容】
[0005]本发明的目的是针对现有技术的缺陷，提供了一种基于FPGA的优化布局结构的加法器的工艺映射方法，通过利用一个LUT4C产生最低位的进位输入信号ci，使得进位链的起始位置不再受FPGA架构上的限制，而是可以位于LE的任意一个进位单元，由此实现了对芯片布局结构和面积的优化。此外，利用LUT4C实现两个加法器的连接，也同样实现了对芯片布局结构和面积的优化。
[0006]在第一方面，本发明实施例提供了一种基于FPGA的优化布局结构的加法器的工艺映射方法，包括:
[0007]在所述FPGA的一个逻辑单元LE的一个逻辑区LP中带进位链的四输入查找表LUT4C的两个输入端分别输入第一加法器的进位输入信号；
[0008]所述LUT4C对输入的两个所述进位输入信号执行加法逻辑运算后输出和数和第一进位输出信号；
[0009]将所述第一进位输出信号连接至第一加法器的进位输入端。
[0010]优选的，所述方法还包括:
[0011]将第二加法器输出的第二进位输出信号连接至所述LUT4C的进位输入端，使所述第二加法器和第一加法器通过所述LUT4C形成级联，用以所述第一加法器和第二加法器共用同一个LE的资源。
[0012]优选的，一个所述LE中包括4个所述LP。
[0013]优选的，一个所述LP中包括一个LUT4C。
[0014]优选的，所述FPGA具体为CME M系列或CME HR系列FPGA器件。
[0015]本发明实施例提供的基于FPGA的优化布局结构的加法器的工艺映射方法，利用一个LUT4C产生最低位的进位输入信号ci，使得进位链的起始位置不再受FPGA架构上的限制，而是可以位于LE的任意一个进位单元，由此实现了对芯片布局结构的优化。
【附图说明】
[0016]图1为CME FPGA器件的逻辑架构示意图；
[0017]图2为本发明实施例提供的利用LUT4C实现的一位加法器的逻辑映射图；
[0018]图3为本发明实施例提供的η位全加器的逻辑图；
[0019]图4为本发明实施例提供的η为全加器的逻辑映射图；
[0020]图5为本发明实施例提供的η位全加器和m位全加器的逻辑图；
[0021]图6为本发明实施例提供的η位全加器和m位全加器的逻辑映射图。
【具体实施方式】
[0022]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0023]本发明下述实施例中的方法是基于CME M系列或CME HR系列FPGA器件实现的，为更好的理解本发明实施例提供的技术方案，首先对FPGA器件的架构进行简单说明。上述两个系列的器件架构略有差别，但大致都可以如图1所示。
[0024]每个LE包括4个逻辑区(Logic Parcel, LP),图中标示为Three LUT,每个LP中包括两个LUT4、1个LUT4C (带进位链的LUT4)和两个寄存器，LUT4C的进位输出直接与下一个LP中LUT4C的进位输入相连接，可以利用LUT4C来实现加法逻辑运算。利用LUT4C来实现一位加法器的逻辑映射图可以如图2所示。
[0025]通常情况下，最低位的进位输入Cin是从LE中最下方专用的进位输入端进入，可参见图1中Cin箭头位置，由此限制了进位链的起始位置只能是LE的最下方。但应用本发明提供的工艺映射方法后，可以使进位链的起始位置位于LE的任意一个进位单元。
[0026]下面通过实施例，对本发明提供的基于FPGA的优化布局结构的加法器的工艺映射方法进行详细说明。
[0027]实施例一
[0028]本实施例，以一个优化布局结构的η位全加器的工艺映射方法为例进行说明。逻辑图如图3所示。
[0029]本实施例的加法逻辑运算为:计算η位的第一加数a与η位的第二加数b的和s (η位)，其中加法的最低位的进位输入信号为Ci，加法运算的进位输出信号为CO。η为整数且不小于I。
[0030]在本实施例中，将进位输入Ci用一个单独的一位加法器的逻辑运算来实现。具体为:
[0031]在一个加法器(用LUT4C实现)的两个输入端分别输入加法的最低位的进位输入信号Ci，即计算ci+ci的逻辑。当ci = O时，无论该加法器的进位输入信号为I或是0，其进位输出信号都为O ;当Ci = I时，无论该加法器的进位输入信号为I或是O，其进位输出信号都为I。因此，该一位加法器的进位输出信号与Ci相同，而该加法器的进位输入信号可以为O或I任意值。
[0032]将这个加法器的进位输出信号，即ci，连接至执行a+b的加法器的进位输入端，作为进位输入信号ci。
[0033]由此可知，本发明的工艺映射方法，是将进位输入信号Ci采用一个一位加法器来实现的。实现这个一位加法器的LUT4C可以是LE中的任意一个LUT4C，输入到LUT4C两个输入端的ci信号是从该LUT4C的信号输入端输入的，而不是从进位输入端输入的了。
[0034]以η = 5的情况为例，实现a+b的逻辑映射可以如图4所示。
[0035]因此，本发明实施例提供的基于FP