扩展芯片及可扩展的芯片系统的制作方法
【技术领域】
[0001]本实用新型属于芯片系统设计技术，具体地，涉及扩展芯片及可扩展的芯片系统。
【背景技术】
[0002]在芯片系统产品的生命周期中，经常会面临着硬件资源需要升级的情况。例如，在已经使用的PCB板上需要添加计算单元资源，以弥补产品在计算能力方面的不足。
[0003]图1示出了现有的芯片系统在升级后的示意性框图。在原PCB上设置的原硬件资源100包括主控芯片101和必备的主存储器102。为了升级芯片系统，采用重新设计的PCB，进一步包括新硬件资源200。新硬件资源200例如包括扩展芯片201和可能需要的辅存储器202。与传统PCB升级前的芯片系统相比，在主控芯片101和扩展芯片102之间增加了板级的用户自定义总线连接106，在扩展芯片201与辅存储器202之间也增加了板级的内存总线连接107。
[0004]由于新增的扩展芯片201和辅存储器202，原PCB的核心部分必须进行重大修改。此外，由于新增的用户自定义总线连接106和内存总线连接107，PCB板的板级总线的连接数量相当可观，这也极大地增加了布线的难度。因此，上述升级方案无法利用已有的PCB设计，而必须在关键部分进行大面积的修改和重新布线，才能满足升级需求。然而，重新设计PCB的过程耗时耗力，而且还极容易引入错误，结果导致扩展芯片的开发难度大和开发周期长。
【实用新型内容】
[0005]本实用新型的目的在于提供一种可以方便地用于升级已有芯片系统的扩展芯片。
[0006]根据本实用新型的一方面，提供一种扩展芯片，包括封装成一个芯片封装的计算单元、设备扩展装置和存储器，所述设备扩展装置包括第一至第三端口，其中第一端口经由内存总线连接至I/O引脚，所述I/O引脚用于连接外部的内存总线；第二端口经由内存总线与存储器相连；以及第三端口经由用户自定义总线与计算单元相连。
[0007]优选地，所述设备扩展装置根据内存总线信号产生选择信号，使得第一至第三端口中的任一个端口与第一至第三端口中的其余两个端口中的一个端口相连，从而提供内存总线的路由功能，所述内存总线信号包括数据信号以及地址和控制信号。
[0008]优选地，所述扩展芯片兼容内存的标准芯片封装。
[0009]优选地，所述内存的标准芯片封装为SDRAM封装。
[0010]优选地，所述计算单元、设备扩展装置和存储器分别形成各自的管芯。
[0011]优选地，所述计算单元和所述设备扩展装置形成一个管芯，所述存储器形成另一个管芯。
[0012]优选地，所述计算单元堆叠在所述存储器上方，或者所述存储器堆叠在所述计算单元上方。
[0013]优选地，所述计算单元为选自现场可编程门阵列FPGA、复杂可编程逻辑器件CPLD、数字信号处理器DSP、单周期多数据流处理器SMD。
[0014]优选地，所述存储器包括主存储器和辅存储器。
[0015]根据本实用新型的另一方面，提供一种可扩展的芯片系统，包括:主控芯片；以及上述的扩展芯片，其中，所述主控芯片和所述扩展芯片经由内存总线连接。
[0016]优选地，所述主控芯片为选自片上系统和嵌入式处理器中的一种。
[0017]根据本实用新型的实施例的扩展芯片可以兼容内存的标准芯片封装，从而便于升级已有的芯片系统。
【附图说明】
[0018]通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0019]图1示出了现有的芯片系统在升级后的示意性框图；
[0020]图2示出根据本实用新型的实施例的可扩展的芯片系统的示意性框图；
[0021]图3示出根据本实用新型的第一实施例的扩展芯片的示意性框图；
[0022]图4示出根据本实用新型的第二实施例的扩展芯片的示意性框图；
[0023]图5示出根据本实用新型的实施例的扩展芯片的封装结构示意图；以及
[0024]图6示出根据本实用新型的实施例的芯片系统的控制方法的流程图。
【具体实施方式】
[0025]以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0026]在本申请的上下文中，术语“扩展芯片”是指在主控芯片的基础上用于扩展系统功能的芯片，该扩展芯片连接至主控芯片并且与主控芯片之间通信。术语“可扩展的芯片系统”是指主控芯片和扩展芯片一起构成的芯片系统。
[0027]本实用新型可以各种形式呈现，以下将描述其中一些示例。
[0028]图2示出根据本实用新型的实施例的可扩展的芯片系统的示意性框图。该芯片系统包括主控芯片101，以及经由内存总线与主控芯片101相连的扩展芯片210，所述扩展芯片210为具备计算能力的易失性存储器。
[0029]在优选的实施例中，主控芯片101包括片上系统(SOC)或者嵌入式处理器等。扩展芯片210包括但不限于现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)、单周期多数据流处理器(SMD)。在一个示例中，内存总线为SDRAM总线。扩展芯片210不仅具有强大的数据计算与分析能力，而且可以兼用作主存储器。
[0030]图3示出根据本实用新型的一个实施例的扩展芯片的示意性框图。扩展芯片210内部封装了计算单元211、设备扩展装置212和存储器213。在一个示例中，存储器213为SDRAM存储器。
[0031]在优选的实施例中，设备扩展装置212例如是包括三端口的扩展卡。第一端口用于提供插脚，与主板上的内存插槽相结合，从而提供主控芯片101与设备扩展装置212之间的连接。第二端口用于提供内存插槽，与存储器213相结合，从而提供设备扩展装置212与存储器213之间的连接。第三端口用于提供扩展接口，例如USB端口，从而提供设备扩展装置212与计算单元211之间的连接。
[0032]设备扩展装置212包括与第一至第三端口分别对应的数据缓冲器2121、2125和2127。数据缓冲器2121经由内存总线，从主控芯片101获取数据信号或者向主控芯片101提供数据信号。数据缓冲器2125经由内存总线，从存储器213获取数据信号或者向存储器213提供数据信号。数据缓冲器2127经由用户自定义总线，与计算单元211进行通信。
[0033]在优选的实施例中，数据缓冲器2121、2125和2127分别为三态缓冲器。在三态缓冲器的使能输出端有效时，三态缓冲器实现正常逻辑输出，即逻辑值为O或I。在三态缓冲器的使能输出端无效时，三态缓冲器的输入端可以接收数据，但是输出端为高阻状态。
[0034]译码器2122和旁路开关阵列2123经由内存总线，从主控芯片101获取地址和控制信号。译码器2122根据地址和控制信号产生选择信号。
[0035]在一个示例中，译码器2122根据地址和控制信号中的存储器片选信号产生选择信号。如果存储器片选信号为高电平，则选择信号指示存储操作。如果存储器片选信号为低电平，则选择信号指示扩展通信操作。
[0036]在另一个示例中，译码器2122根据地址和控制信号中的地址信号产生选择信号。例如，地址信号包括地址数据和保留数据。假定地址数据为N位，例如32位，那么可以将其中的M位(例如I位)作为保留位，用于指示主控芯片101期望的操作类型。如果保留位为高电平，则选择信号指示存储操作。如果保留位为低电平，则选择信号指示扩展通信操作。
[0037]译码器2122将选择信号分别提供至数据缓冲