一种可配置的两级流水线六操作数快速加法器的制造方法
【技术领域】
[0001]本实用新型涉及一种加法器，尤其是一种应用于数值计算过程中计算多操作数的加法器。
【背景技术】
[0002]随着当代电子技术的不断进步与发展，在数值计算领域要求硬件开销更少，速度更快的加法器。尤其在计算量较大的应用系统中，需要进行多数值的加法计算操作。因此，对于多操作数的计算电路直接影响着整个系统的性能和硬件开销。
[0003]在现有技术中，对于多操作数的计算电路一般都直接依据传统两操作数加法器进行，因此往往需要多个两操作数加法器进行级联，从而造成硬件和时间开销巨大，影响系统系能。如何在硬件资源有限的环境下快速的获得多操作数的加法运算结果，成为一个急待解决的问题。
【实用新型内容】
[0004]本实用新型的目的是提供一种低硬件开销的快速计算六操作数，且能根据用户需要配置成两级流水线结构的六操作数加法器电路。为解决上述技术问题，本实用新型提供一种可配置的两级流水线六操作数加法器包括:2N个寄存器，2N个分离器和5N个一位全加器，其中N为操作数的位数;其中4N个一位全加器组成进位保留加法器树，将所述六操作数分成两组，每组三个操作数，并行地对所述两组操作数在所述进位保留加法器树中进行加法运算;N个一位全加器组成一个涟波进位加法器，采用涟波进位的方式对所述进位保留加法器树的运算结果进行加法运算;所述加法器还包括时钟信号elk和控制信号ctrl，在所述进位保留加法器树末端增加2N-1个寄存器和2N-1个分离器并在所述涟波进位加法器中间增加所述I个寄存器和所述I个分离器，当控制信号ctrl为高时将所述加法器配置成两级流水线结构。
[0005]与现有技术相比，本实用新型提供一种可配置的两级流水线六操作数快速加法器，执行速度快，节省电路硬件成本，提高了资源利用率，而且结构简单。
【附图说明】
[0006]图1是本实用新型中所使用的一位全加器结构图。
[0007]图2是本实用新型的加法器框图。
[0008]图3是本实用新型第一实施例的电路示意图。
【具体实施方式】
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[0009]下面通过【具体实施方式】结合附图对本实用新型作进一步详细说明。
[0010]图1为本实用新型的第一实施例中所使用的一位全加器的结构。InO，ini和in2分别为一位输入信号，carry和save分别为一位输出信号，运算规则为save = inO(xor) ini(xor) in2，carry = [ inO(and) ini ]or[inl (and) in2]or[in0(and) in2]，其中，(xor)代表一位异或运算，(and)代表一位与运算，(or)代表一位或运算。
[0011]图2为本实用新型的加法器框图。A、B、C、D、E、F为六个加法运算输入操作数，数据宽度不限，字母后续数字为该输入操作数的对应位，比如AO代表A操作数的最低位，Al代表A操作数的次低位，依此类推。ctrl为两级流水线结构控制输入信号，该位为I代表采用两级流水线结构，O代表无流水线结构。elk:为寄存器时钟信号。S为六操作数加法运算结果，字母后续数字为该输入操作数的对应位，比如SO代表运算结果的最低位，SI代表运算结果的次低位，依此类推。
[0012]图3为本实用新型一实施例的电路示意图，本实施例以六个四位输入操作数为例对本实用新型加法器的工作原理做详细说明，根据本实用新型的工作原理，不仅局限于四位输入操作数，可应用于任意数据宽度的输入操作数。
[0013]—位全加器I的三个输入端分别与输入信号AO，BO和CO连接；
[0014]—位全加器2的三个输入端分别与输入信号Al，BI和Cl连接；
[0015]—位全加器3的三个输入端分别与输入信号A2，B2和C2连接；
[0016]—位全加器4的三个输入端分别与输入信号A3，B3和C3连接；
[0017]—位全加器5的三个输入端分别与输入信号A4，B4和C4连接；
[0018]—位全加器6的三个输入端分别与输入信号A5，B5和C5连接；
[0019]—位全加器7的三个输入端分别与输入信号A6，B6和C6连接；
[0020]一位全加器8的三个输入端分别与输入信号A7，B7和C7连接；
[0021 ] 一位全加器9的inO输入端与一位全加器5的save输出端连接，ini输入端与一位全加器I的save输出端连接，in2连接信号常量I’b0;
[0022]—位全加器10的inO输入端与一位全加器6的save输出端连接，ini输入端与一位全加器2的save输出端连接，in2与一位全加器I的carry输出端连接；
[0023]—位全加器11的inO输入端与一位全加器7的save输出端连接，ini输入端与一位全加器3的save输出端连接，in2与一位全加器2的carry输出端连接；
[0024]—位全加器12的inO输入端与一位全加器8的save输出端连接，ini输入端与一位全加器4的save输出端连接，in2与一位全加器3的carry输出端连接；
[0025]—位全加器13的inO输入端与一位全加器5的carry输出端连接，ini输入端与一位全加器10的save输出端连接，in2与一位全加器9的carry端连接；
[0026]—位全加器14的inO输入端与一位全加器6的carry输出端连接，ini输入端与一位全加器11的save输出端连接，in2与一位全加器1的carry输出端连接；
[0027]—位全加器15的inO输入端与一位全加器7的carry输出端连接，ini输入端与一位全加器12的save输出端连接，in2与一位全加器11的carry输出端连接；
[0028]—位全加器16的inO输入端与一位全加器8的carry输出端连接，ini输入端与一位全加器4的carry输出端连接，in2与一位全加器12的carry输出端连接；
[0029]寄存器17的elk端与系统时钟信号elk连接，信号输入端与一位全加器13的carry端连接；
[0030]寄存器18的elk端与系统时钟信号elk连接，信号输入端与一位全加器14的save端连接；[0031 ] 寄存器19的elk端与系统时钟信号elk连接，信号输入端与一位全加器14的carry端连接；
[0032]寄存器20的elk端与系统时钟信号elk连接，信号输入端与一位全加器15的save端连接；
[0033]寄存器21的elk端与系统时钟信号elk连接，信号输入端与一位全加器15的carry端连接；
[0034]寄存器22的elk端与系统时钟信号elk连接，信号输入端与一位全加器16的save端连接；
[0035]寄存器23的elk端与系统时钟信号c Ik连接，信号输入端与一位全加器16的carry端连接；
[0036]分离器24的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器13的carry输出端，I输入端连接寄存器17的输出端；
[0037]分离器25的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器14的save输出端，I输入端连接寄存器18的输出端；
[0038]分离器26的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器14的carry输出端，I输入端连接寄存器19的输出端；
[0039]分离器27的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器15的save输出端，I输入端连接寄存器20的输出端；
[0040]分离器28的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器15的carry输出端，I输入端连接寄存器21的输出端；
[0041]分离器29的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器16的save输出端，I输入端连接寄存器22的输出端；
[0042]分离器30的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器16的carry输出端，I输入端连接寄存器23的输出端；
[0043]—位全加器31的inO输入端与分离器25输出端连接，ini输入端与分离器24输出端连接，in2与信号常量I，b0连接；
[0044]—位全加器32的inO输入端与分离器27输出端连接，ini输入端与分离器26输出端连接，in2与一位全加器31的输出信号carry连接；
[0045]寄存器33的elk端与系统时钟信号c Ik连接，信号输入端与一位全加器32的carry端连接；
[0046]分离器34的控制端ctrI与两级流水线结构控制输入信号ctrl连接，O输入端连接一位全加器32的carry输出端，I输入端连接寄存器33的输出端；
[0047]—位全加器35的inO输入端与分离器29输出端连接，ini输入端与分离器28输出端连接，in2与分离器34的输出端连接；
[0048]—位全加器36的inO输入端与信号常量I ’b0连接，ini输入端与分离器30输出端连接，in2与一位全加器35的输出信号carry连接；
[0049]本示例中六个四位操作数加法运算结果S为七位二进制数，其结果按位从高到低分别与一位全加器36的carry端、一位全加器36的save端、一位全加器35的save端、一位全加器32的save端、一位全加器31的save端、一位全加器13的save端、一位全加器9的save端连接；
[0050]将6位操作数分为两组，其中操作数A、B、C为组I;操作数E、F、G为组2;—位全加器I至一位全加器16组成进位保留加法器树，并行地对组I和组2进行加法运算;一位全加器31、32、35、36组成一个涟波进位加法器，采用涟波进位的方式对所述进位保留加法器树的运算结果进行加法运算;在所述进位保留加法器树末端增加7个寄存器和7个分离器并在所述涟波进位加法器中间增加I个寄存器和I个分离器，当控制信号ctrl为高时将所述加法器配置成两级流水线结构。
[0051]以上内容是结合具体的实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以作出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
【主权项】
1.一种可配置的两级流水线六操作数加法器包括:2N个寄存器，2N个分离器和5N个一位全加器，所述N为操作数的位数;其中4N个一位全加器组成进位保留加法器树，将所述六操作数分成两组，每组三个操作数，并行地对两组操作数在所述进位保留加法器树中进行加法运算;N个一位全加器组成一个涟波进位加法器，采用涟波进位的方式对所述进位保留加法器树的运算结果进行加法运算;所述加法器还包括时钟信号elk和控制信号ctrl，在所述进位保留加法器树末端增加2N-1个寄存器和2N-1个分离器并在所述涟波进位加法器中间增加所述I个寄存器和所述I个分离器，当控制信号ctrl为高时将所述加法器配置成两级流水线结构。
【专利摘要】一种可配置的两级流水线六操作数加法器包括：2N个寄存器，2N个分离器和5N个一位全加器，其中N为操作数的位数；上述5N个一位全加器中的4N个一位全加器组成进位保留加法器树；上述5N个一位全加器中的N个一位全加器组成一个涟波进位加法器，采用涟波进位的方式对所述进位保留加法器树的运算结果进行加法运算；所述加法器还包括时钟信号clk和控制信号ctrl，在所述进位保留加法器树末端增加2N-1个寄存器和2N-1个分离器并在所述涟波进位加法器中间增加所述1个寄存器和所述1个分离器，当控制信号ctrl为高时将所述加法器配置成两级流水线结构。
【IPC分类】G06F7/50
【公开号】CN205281474
【申请号】CN201521141611
【发明人】沈永珞, 张军
【申请人】广东财经大学
【公开日】2016年6月1日
【申请日】2015年12月29日