专利名称：使用三层金属互连的闪存架构的制作方法
技术领域：
本发明涉及一种非依电性内存装置，尤其涉及一种译码于快闪电子可擦除可编程只读存储器(EEPROM)装置的字线的方法及系统。
于快闪EEPROM装置中，电子经由已知的位于浮置栅电极和下层基板之间的如隧道氧化层的薄电介层传送到浮置栅电极。一般而言，由沟道热电子(CHE)注入或佛勒诺德汉(Fowler-Nordhein)穿隧而施行电子传送。于该二种电子传送机构中，由控制栅电极而将电压耦接到浮置栅电极。控制栅电极电容性地耦接到浮置栅电极，而使得施加到控制栅电极的电压耦接到浮置栅电极。于一种型式的装置中，控制栅电极为设于浮置栅电极上层并由电介质层于此隔离的多晶硅栅电极。于另一种形式的装置中，浮置栅电极是于半导体积板上的掺杂区。
闪存装置由快闪晶体管的列和行所形成，每个晶体管称的为存储单元(cell)。字线译码器提供操作电压至内存装置的各区段(sector)晶体管的行，并一般用于区段中各晶体管的栅连接。位线译码器提供操作电压至晶体管的列，而一般连接至于各列中晶体管的漏极。一般而言，晶体管的源极耦接至共享源极线，并由源极线控制器所控制。
一般由施加预定的电压至控制栅、第二预定的电压至漏极，和源极接地，而程序规划存储单元。此将引起沟道热电子从漏极空泛区注入到浮置栅。一般由施加预定的电压至控制栅、第二预定的电压至连接到漏极的位线，源极接地，然后感测位线电流，而读取存储单元。若存储单元被编程和门限电压(threshold voltage)为相对高，则位线电流将为0或相对低。若存储单元未被程序规划或已擦除了，则门限电压将相对低，控制栅电压将增强沟道和位线电流为相对高。
于闪存装置中有几种方法可擦除存储单元。于一种配置中，由施加预定的电压至源极、控制栅接地和让漏极浮置，而擦除存储单元。此使得于程序规划期间注入到浮置栅的电子将由佛勒诺德汉(Fowler-Nordhein)穿隧而从浮置栅经由薄沟道氧化层而移送到源极。
具译码架构的已知问题是，一个字线译码器，和有时是二个字线译码器，用来施行于各区段选择晶体管行的译码。这些先前技艺字线译码架构具有所有于字线译码器中位于各级的译码逻辑。像如此，于核心区中没有部分译码，而具有大的字线译码器大小。因为字线译码器的实体很大，则造成于硅基板的空间浪费，或须要增加内存装置大小的额外空间。
已知的先前技艺内存字线译码器架构，使用二层的金属互接于内存装置中具有存储单元的字线译码器。由于晶体管的体积很小，则用来连接晶体管与译码器的金属线极难制造而没有经验上的产量损失。此是因为连接各种电极组件在一起的金属线沉积得非常近，而导致短路和噪声的问题。
为了此目的，需要有一种改进译码内存字线的方法和系统的内存装置，此内存字线不须有太大的基板上物理空间，并且于制造期间不会增加产量损失。
于操作期间，总x-译码器部分译码包含于预译码地址线中的信息，然后使用次x-译码器和垂直x-译码器完成选择预定字线于适当区段的译码操作。于闪存中的各总x-译码器包括至少一个总字线输出，至少一个第二总字线输出，和多个垂直地址输出。第一总字线输出和第二总字线输出与在位于诸区段的特定的行中个别次x-译码器电连接。总x-译码器的垂直地址输出与于诸区段的特定的行中的各垂直x-译码器电连接。
各次x-译码器包括多个与总x-译码器和垂直x-译码器电连接的字线选择器电路，此垂直x-译码器与特定的区段相关联。尤其是，第一总字线输出、第二总字线输出和预定垂直字线输出与各分别的字线选择器电路电连接。字线选择器电路使用从总x-译码器和垂直x-译码器来的部分译码信息，以选择于区段中的预定字线。本发明相较于先前技艺字线译码方法和系统具有减少字线译码器架构75％大小的优点。
于本发明的较佳实施例中，第一总字线输出和第二总字线输出沉积在闪存上作为第三金属层。如此技艺方面所知，一层或更多层的导电金属沉积在基板上，以彼此互连装置的电路组件，完成电流通路。此制程于半导体工业上一般称的为金属化。于本发明中，第一金属层和第二金属层用来互接闪存的各种组件。如前面所提出的，第三金属层用来互连总x-译码器的第一总字线输出和第二总字线输出，与各分别的于闪存中的次x-译码器。
由表现可知先前技艺内存译码架构使用第一和第二金属层互连内存装置的各种组件，譬如连接字线译码器与各区段。于内存存储单元数组中，位线使用第一和第二金属互连层。因为本发明使用第一总字线输出和第二总字线输出作为部分译码器，则仅须有二条金属线用为对每区段的预定数字线。此允许于闪存的核心区域中第三金属层具有广分隔空间的金属线，于较佳实施例中至少有6μm，相对于先前技艺对每一字线要求金属线方法。
于闪存中使用第三金属层而得到于制造过程中不会由于发生金属短路而造成产量损失的结果。于先前技艺的内存装置，将字线译码器与区段中各字线相连接的金属线，以大约0.7μm的距离分隔。从制造的立场来看，于此技艺方面的一般技术人员能够很容易清楚了解到，本发明较已有技艺方法具有优点为，于制造期间，不会因为用于字线译码器与于各区段中字线的连接金属线短路，而发生增加产量损失。
由考虑本发明所表现较佳实施例的下列详细说明，配合参照附图，本发明的这些和其它特征和优点将变得更为清楚。
图2显示的于
图1中的较佳闪存的方块图。
图3为本发明的较佳次x-译码器的电路简图。
图4显示具有用于金属化的三层金属的基板。
本发明的具体实施方式
以下将参照特定附图，而提出本发明的实施例范例。于此技艺方面的技术人员将了解到于特定的配置上将可作各种的改变和修饰，而仍属于本发明的权利要求范围内。本发明可用于任何形式的内存装置，而本发明的较佳实施例设计系用于闪存。本发明亦可使用在闪存中存储单元的擦除和程序规划，使用佛勒诺德汉(F-N)和沟道热电子(CHE)注入的闪存装置。
兹仅以举例方式指定所有的电子参数，而于各种不同的内存装置中，可修正使用其它的电子参数。例如，于较佳实施例中，供应电压(Vcc)考虑为3.3V，但能改变使用5V、1.8V或一些其它的供应电压。如此技艺中所知，若选用不同的供应电压，则将修正不同的操作位准，以适应不同的供应电压。
图1显示并合本发明的实施例的较佳闪存10的一部分。闪存10包括多个储存信息的区段12；和于本发明的较佳实施例中，区段12分成为多个半区段14。当于传统的内存区段，各半区段14由制成闪存数组的快闪晶体管的列和行所构成。使用的特定晶体管数组能用几种已知于此技艺，举例而言，譬如NOR、DINOR、NAND和AND配置的晶体管配置构成。
最好闪存10更包括多个预译码位置线Xo-Xn 16，此等预译码位置线Xo-Xn 16与至少一个总x-译码器18电连接。此外，闪存10包括至少一个次x-译码器20和至少一个垂直x-译码器22，其二者与于区段12的行中个别的总x-译码器18电连接。如所示，次x-译码器20和垂直x-译码器22位于闪存10的于区段12中各半区段14之间。于操作期间，总x-译码器18部分地译码包含于预译码位置线Xo-Xn 16的信息，然后使用预定的次x-译码器20和垂直x-译码器22完成于适当区段12选择预定字线的译码操作。
如于此技艺方面所知，字线参照到包含于各区段12中于此晶体管数组中快闪晶体管的特定行。于本发明的较佳实施例中，于各区段12有512条字线，和于各半区段14有512条位线。于操作期间，各总x-译码器18能用次x-译码器20致能于区段12中的一群16条字线，但是于另一实施例中也可以设计致能更多的字线。一旦总x-译码器18选择16条字线的群，垂直x-译码器22用来选择由总x-译码器18致能的群16的特定字线。本译码器架构设计用于16兆位闪存芯片，但是可以扩展容纳64和128百万闪存芯片。于此技艺方面的技术人员将了解本发明可用于各种大小内存芯片。
图2显示说明于图1中闪存10的一行，并合于本发明的实施例中。如前面所提出的，预译码位置线Xo-Xn 16由闪存10使用以提供多个电信号至对应于特定区段12中的预定字线的总x-译码器18。总x-译码器18从预译码位置线Xo-Xn 16接收电信号后，用个别的次x-译码器20和个别的垂直x-译码器22选择适当的字线。
于闪存10中的各总x-译码器18包括至少一个总字线输出24，至少一个第二总字线输出26和多个垂直地址输出28。第一总字线输出24和第二总字线输出26与区段12的特定行中各次x-译码器20电连接，如图2中所示。垂直地址输出32与区段12的特定行中各垂直x-译码器22电连接。
可以使用于此技艺中已知译码器架构来设计总x-译码器18和垂直x-译码器22。如已知于此技艺中，任何内存装置的基本组件为译码器电路。一般而言，若且唯若所有对应于预定组值的输入的位，译码器电路输出唯一的信号。因此，若输入内存地址匹配着连接有内存存储单元的线的预定地址，则用于内存装置的译码器电路用来致能于内存存储单元矩阵中的特定的字线。本发明通过在整个内存存储单元核心数组的不同的级提供部分译码，而较先前译码的方法具有优点。
图3显示示的于第1和2图中的二个次x-译码器20的较佳实施例。于此较佳实施例中，各次x-译码器20包括多个与总x-译码器18和与个别区段12相关联的垂直x-译码器22电连接的字线区段电路30。详言之，第一总字线输出24、第二总字线输出26和从垂直x-译码器22输出的预定的垂直字线输出Vwl0-Vwln系与各分别的字线区段电路30电连接。字线区段电路30使用从总x-译码器18和垂直x-译码器22来的部分译码信息，以选择于区段12中预定的字线34。
较佳的字线选择器电路30包括低门限n-沟道晶体管36、p-沟道晶体管38和n-沟道增强晶体管40。如图3所示，低门限n-沟道晶体管36的漏极，系与从垂直x-译码器22输出的个别垂直字线输出Vwl0-Vwln32电连接。低门限n-沟道晶体管36的源极与区段12的预定的字线34电连接。再者，低门限n-沟道晶体管36的栅极与总x-译码器18的第二总字线输出26电连接。
如图3更进一步显示，p-沟道晶体管38的源极，与个别垂直字线输出Vwl0-Vwln32电连接。p-沟道晶体管38的栅极，与总x-译码器18的第一总字线输出24电连接，而漏极与区段12的个别字线34电连接。此外，p-沟道晶体管38的n井与第一电压节点(Vpx)42电连接。第一电压节点(Vpx)42用来防止操作期间p-沟道晶体管38漏极和源极接面的前向偏压。n-沟道增强型晶体管40的漏极与区段12的个别字线34电连接。n-沟道增强型晶体管40的栅极与总x-译码器18的第一总字线输出24电连接，而源极与第二电压节点(Vxds)44电连接。
虽然图3中未显示，然于本发明的较佳实施例中有16条字线指定到各次x-译码器20。像如此，有16条字线选择器电路30包含在较佳实施例中的各次x-译码器20。同样地，如图3中所示，各垂直x-译码器22具有16条垂直字线输出Vwl0-Vwln32，各与分别的字线选择器电路30连接。于操作期间，总x-译码器18的第一总字线输出24和第二总字线输出26致能于选择的区段12中的16行字线34。由总x-译码器18所选择的从16行字线34中所选择出的实际字线34，选择为具有从垂直x-译码器22选择的垂直字线输出Vwl0-Vwln32。因此，选择的特定字线34，系由第一总字线输出24、第二总字线输出26和个别的垂直字线输出Vwl0-Vwln32的组合所挑选。
如前面所提出的，于本发明的较佳实施例中，对每区段12有512条字线。因为各次x-译码器20设计为处理16条字线34，此意谓着32条次x-译码器20用于各区段12。虽然于第2和3图中未显示，然此亦意谓着32条第一总字线输出24和第二总字线输出26来自各总x-译码器18。于此技艺方面的此等技术人员应了解到以上的参考配置仅为举例用，将不解释为本发明的限制。使用的正确配置将依闪存10的大小而改变。
字线选择器电路30设计处理区段12译码操作的所有方面，譬如读取、程序规划、擦除和所有测试功能。当相关于以上提出的较佳实施例，于读取模式，第一总字线输出24设定为作用于低，而使得32条第一总字线24中的其中一条作用于低而其余的31条第一总字线24升压高于Vcc接近4.5V。第二总字线输出26设定于Vcc而未选择的第二总字线输出26设定为0。由电压电路(未显示)，将选择的垂直字线输出Vwl0-Vwln32设定于4.5V，而第二电压节点(Vxds)44设定于0V。于此技艺方面的此等技术人员应了解到操作期间供应的操作电压可由各种电压产生电路所产生，此等电压产生电路将属于本发明的范围外。
于程序规划模式，选择的第一总字线24设定为0V，而未选择的第一总字线输出24设定为Vpp(8.5V)。选择的第二总字线输出26设定为Vcc，而未选择的第二总字线输出26设定为0V。选择的垂直字线输出Vwl0-Vwln32设定至Vpp而第二电压节点(Vxds)44设定于0V。于操作中，各字线选择器电路30的p-沟道晶体管38和低门限n-沟道晶体管36组构成CMOS转移栅，将垂直x-译码器22的输出电压传送至选择的字线34。如于此技艺方面所知，于闪存装置中，程序规划操作沉积电子于闪存存储单元的浮置栅。于本发明的此较佳实施例中，上述参考的程序规划操作为沟道热电子(CHE)注入程序规划形式。
于擦除模式中，于各区段12中的所有的字线34于相同的时间擦除。于较佳实施例中，第二电压节点(Vxds)44于擦除模式期间设定至-8.7V。此外，第一总字线输出24和第二总字线输出26由总x-译码器18设定为0V。垂直x-译码器22的垂直字线输出Vwl0-Vwln32于擦除操作期间皆设定为-8.7V。如于先前技艺中所知，于闪存装置中，擦除操作从快闪晶体管的浮置栅移除电子。于本较佳实施例中，使用负栅擦除(NGE)以从快闪晶体管的浮置栅移除电子。
如上所提出的，本发明揭示一种于快闪晶体管10的区段12中选择预定字线34的方法。于较佳实施例中，多个预译码位置信号提供至至少一个具有多个预译码地址线16的总x-译码器18。若预译码位置信号对应至由总x-译码器18所控制的特定区段12，则多个字线34用选择的与总x-译码器18电连接的次x-译码器20致能。然后用与总x-译码器18和次x-译码器20电连接的垂直x-译码器22从多个致能的字线34选出预定的字线34。
参照图4，于本发明的较佳实施例中，第一总字线输出24和第二总字线输出26沉积作为于闪存10上的第三金属层46。如于此技艺中已知，一层或更多层的导电金属沉积在基板48上，以与装置的电路组件彼此互接。此制程于半导体工业上时常称的为金属化。于本发明中，第一金属层50和第二金属层52用来互连闪存10的另一个电组件。如于此技艺中已知，一般于金属层之间沉积电介层54，以彼此分离在基板48上包含于各金属层中各不同的金属线。第三金属层46用来将总x-译码器18的第一总字线输出24和第二总字线输出26与于闪存10中各分别的次x-译码器20互连。
由表现的已知先前技艺内存译码架构，使用第一和第二金属层50、52，互连内存装置的电组件。因为本发明使用第一总字线输出24和第二总字线输出26以部分译码送至次x-译码器20的信息，则对于各群的16条字线34，仅须有二条金属线。此允许于闪存10的核心区域的由总字线输出24和第二总字线输出26所组成的第三金属层46，较宽地间隔开，于此较佳实施例中至少为6μm，相对于先前技艺方法于各区段中对每一字线须有金属线。
将第三金属层46加至内存核心数组，而得到于制造过程中不会由于发生金属短路而造成产量损失的结果。于先前技艺内存装置中，用来将字线译码器与于区段12中的各字线相连接的金属线，系隔离开约0.7μm。从制造的立场来看，于此技艺方面的一般技术人员能够很容易明白，本发明较已有技艺方法具有优点为，不会因为金属线短路，而发生增加产量损失。于此技艺方面的此等技术人员将了解到，当用于闪存10中的不同的组件的大小减小时，则用于第三金属层中的金属线的间隔亦将减小。
虽然本发明已以目前操作和实施例的最佳已知模式加以说明，然本发明的其它模式和实施例对于此技艺方面的技术人员亦将容易了；而本发明的权利要求，包括所有的均等，均由本发明的精神和范围所界定。
权利要求
1.一种用于内存区段的内存字线译码器，包括至少一个总x-译码器，此总x-译码器与多个预译码地址线电连接；至少一个次x-译码器，与该总x-译码器电连接，其中该总x-译码器选择性地控制该次x-译码器，反应于从该多个预译码地址线接收的信号，致能于该内存区段中的多个字线；和垂直x-译码器，与该总x-译码器和该次x-译码器电连接，其中该垂直x-译码器用来于该内存区段选择预定的字线。
2.如权利要求1的内存字线译码器，其中该总x-译码器和该次x-译码器之间的该电连接，包括至少一个总字线输出和至少一个第二总字线输出。
3.如权利要求2的内存字线译码器，还包括个别的第一和第二互接层，分别电连接该总x-译码器与该垂直x-译码器，该垂直x-译码器与该次x-译码器，以及该次x-译码器与该内存区段；该内存字线译码器还包括第三金属互接层，该第三金属互接层包括该总字线输出和该第二总字线输出。
4.如权利要求2的内存字线译码器，其中该总字线输出和该第二总字线输出彼此分隔至少6μm。
5.如权利要求1的内存字线译码器，其中该次x-译码器包括多个字线选择器电路，各与于该内存区段中的个别字线电连接。
6.如权利要求5的内存字线译码器，其中该字线选择器电路包括低门限n-沟道晶体管、p-沟道晶体管和n-沟道增强晶体管。
7.一种用于内存区段的内存字线译码器，包括至少一个总x-译码器，此总x-译码器与多个预译码地址线电连接，其中该总x-译码器包括至少一个总字线输出、至少一个第二总字线输出和多个垂直地址输出；次x-译码器，与该第一总字线输出和该第二总字线输出电连接，用来致能于该内存区段中的多个字线；和垂直x-译码器，与该垂直地址输出和该次x-译码器电连接，用来选择于该内存区段中预定的字线。
8.如权利要求7的内存字线译码器，还包括个别的第一和第二金属互连层，分别电连接该总x-译码器与该垂直x-译码器，该垂直x-译码器与该次x-译码器，以及该次x-译码器与该内存区段；该内存字线译码器还包括第三金属互接层，该第三金属互接层包括该总字线输出和该第二总字线输出。
9.如权利要求7的内存字线译码器，其中该总字线输出和该第二总字线输出彼此分隔至少6μm。
10.如权利要求7的内存字线译码器，其中该次x-译码器包括多个字线选择器电路，各与于该内存区段中的个别字线电连接。
11.如权利要求10的内存字线译码器，其中该字线选择器电路包括低门限n-沟道晶体管、p-沟道晶体管和n-沟道增强晶体管。
12.一种译码于内存装置的区段中预定字线的方法，包括下列各步骤提供多个预译码位置信号至总x-译码器、该多个预译码位置信号对应至该预定字线；用与该总x-译码器电连接的次x-译码器，致能多条字线；以及用与该总x-译码器和该次x-译码器电连接的垂直x-译码器，选择该多个致能字线的预定字线。
13.如权利要求12的方法，其中该总x-译码器以至少一个总字线输出和至少一个第二总字线输出而与该次x-译码器连接。
14.如权利要求13的方法，其中该总字线输出和该第二总字线输出彼此分隔至少6μm。
15.如权利要求13的方法，还包括沉积第一、第二和第三金属互接层的步骤；其中该第一和第二金属互接层分别连接该总x-译码器与该垂直x-译码器、该垂直x-译码器与该次x-译码器、以及该次x-译码器与该内存区段；其中该第三金属互接层包括该总字线输出和该第二总字线输出。
16.如权利要求12的方法，其中该次x-译码器包括至少一个字线选择器电路，与于该区段中的个别字线电连接。
17.如权利要求16的方法，其中该字线选择器电路包括低门限n-沟道晶体管、p-沟道晶体管和n-沟道增强晶体管。
全文摘要
本发明揭示一种内存字线译码器，包括多个与总x－译码器电连接的预译码地址线。次x－译码器与总x－译码器电连接，用以接收从总x－译码器来的电控制信号。内存区段与次x－译码器电连接。总x－译码器选择性地控制次x－译码器以选择于内存区段中的多个字线。垂直x－译码器与总x－译码器和次x－译码器电连接。垂直x－译码器于操作期间通过总x－译码器而用来选择预定的字线。
文档编号G11C16/06GK1468435SQ00811962
公开日2004年1月14日 申请日期2000年7月14日 优先权日1999年8月23日
发明者科林·S·比尔, 约拿森·徐辰·苏, 瑞维·P·古特拉, 徐辰 苏, P 古特拉, 科林 S 比尔 申请人:先进微装置公司