专利名称：支持信息信号式中断的芯片组以及控制器的制作方法
技术领域：
本实用新型是有关于一种外设连接(peripheral componentinterconnection，简称PCI)总线的兼容接口装置，特别是有关于一种PCI总线上与中断处理方法相兼容的硬件装置。
FRAME信号由起始器所送出，用以指示存取操作的开始与持续期间，FRAME信号送出时，表示通过PCI总线的数据交换开始进行，当FRAME信号维持在低准位则表示数据交换持续进行，此时，首先会在地址周期期间，于地址数据总线的AD信号送出有效地址(validaddress)，同时会在CBE[30]线送出有效的总线命令(满足PCI规格)，用以对目标装置指出起始器所要求的数据交换形态，其中CBE〔30〕线以4位编码成16种不同的总线命令，其在PCI规格中有详细定义。在有效地址后，地址数据总线AD便送出要传送的数据，此时期称为数据周期，同时于CBE〔03〕线送出编码后的总线命令，借此以传送数据。IRDY信号与TRDY信号两者配合使用，用以分别指示起始装置与目标装置已经备妥而可以进行数据传送。例如在读取动作进行时，IRDY信号表示起始器准备好接收数据，而在进行写入操作时，TRDY信号表示目标装置准备好接收数据。至于STOP信号，目标装置用其来要求起始器停止目前的数据交换。当FRAME信号停止送出，就表示交易状态为最后一笔数据传送，或是已经完成数据传送。
除了上述数据交换时作为控制的接口控制信号外，PCI总线还定义了四个中断信号INTA、INTB、INTC、以及INTD，当任意一个PCI总线上的外设需要驱动程序处理时，可通过这些中断信号来引起注意。但是，PCI总线上的外设当然不只一个，这时候中断信号就是有限的资源，于是共享中断信号变成无可避免，因为当中断发生时，中断服务程序必须检查外设的状态，以判别是哪一个外设发起中断，作为进一步将控制权交给正确的外设驱动程序之依据，因而也造成软件上的负担。
图1显示公知的一种应用在个人计算机主板上，PCI总线兼容系统的构架示意图，请参照图1。一般公知的个人计算机主板1包括有控制芯片组100、动态随机存取存储器110、中央处理器120、PCI总线I 130、外设150等，其中控制芯片组100包括南桥(South Bridge)芯片102以及北桥(North Bridge)芯片104。许多公知的高级主板还包括有PCI-PCI桥接器140、PCI总线II 160以及位于第二阶层的外设170等。
当任意一个外设150需要其中断服务程序处理时，会在PCI总线I130上，开始内存写入交易，希望将待处理数据通过控制芯片组100，写入动态随机存取存储器110，同时外设150并发出PCI总线上的四个中断信号之一，以引起系统的注意。此时，控制芯片组100必须在适当的时机，发出中断信号INTR至中央处理器120，以使中央处理器来处理待处理数据，而中央处理器120也必须在适当的时机来处理待处理数据。众所周知，由于效能上的考虑，PCI总线系统是一个允许多主控器的多任务系统，当控制芯片组100开始了内存写入交易，并不表示数据已经完整写入动态随机存取存储器110，待处理数据可能仍存在控制芯片组100中的缓冲器，尚未真正写入动态随机存取存储器110，而且控制芯片组100的缓冲器中可能存在有由不同外设所发出的复数笔数据。如果，中央处理器120在待处理数据尚未真正写入动态随机存取存储器110前，就开始了待处理数据的处理，显然地，将造成处理数据的错误，这是绝对不能发生的情形。
公知的一种解决上述问题的方法是在控制芯片组100中，控制产生中断信号INTR至中央处理器120的时机，主要的做法是当待处理数据尚未完全写出时，不允许中断信号INTR的产生，由于写入缓冲器中可能存在有属于不同外设的复数笔数据，而控制芯片组100无法判断哪一笔数据是待处理数据，只好当写入缓冲器内所有的数据尚未完全写出时，就不允许中断信号INTR的产生。因此，这样的做法将造成延迟产生中断信号INTR，而影响了性能。众所周知，当缓冲器的深度愈深时，可能造成的写入缓冲器延迟(write-buffer latency)的时间愈长，尤其现在的控制芯片组100中，南桥芯片102负责控制PCI总线130，北桥芯片104负责控制动态随机存取存储器110，这种写入缓冲器延迟将更加严重，更何况是当外设170需要中断处理时，通过多阶层式的PCI总线兼容构架，写入缓冲器延迟更加难以预估。
公知的另一种做法是控制中央处理器120处理待处理数据的时机。由于作中断处理时，中央处理器120一般必须检查外设的状态，以作为判别中断处理等的依据，故这种做法主要是必须等到待处理数据完整写出后，中央处理器120才能检查外设的状态，通过中央处理器读取延迟(CPU read delay)来达到控制的目的。但是，此种作法除了有上述写入缓冲器延迟的缺点外，还由于一般中央处理器的读取周期不会有多任务管线(pipeline)功能，故更加严重影响系统的效能。
在PCI总线2.2的规格中提供一种可选择(option)的中断方式叫做信息信号式中断(Message Signaled Interrupt简称MSI)。所谓的信息信号式中断就是外设经过写入系统指定信息(system specifed message)到系统指定地址(system specified address)，也就是以PCI总线中的一个双字符组(double word)来作为内存写入交易的系统指定地址，并将系统指定信息写入此系统指定地址，来达成产生中断请求的目的，这些系统指定的信息及地址，当PCI总线系统在装置组态(during deviceconfiguration)时，所初始化(initialize)指定的。但是，目前所见的支持信息信号式中断的系统，对于系统指定地址都使用同一个地址，降低了系统在同一个中断服务程序中，处理外设的多数个不同信息的弹性，而所剩余的弹性仅在利用16位的系统指定信息来代表名种可能造成中断的原因。而且，目前所见的系统，并未解决上述写入缓冲器延迟的问题，还可能造成一些其它状况，例如由于写入缓冲器延迟太长导致系统指定地址中新的系统指定信息覆盖旧的系统指定信息。
本实用新型提供一种信息信号式中断控制器，可应用于计算机系统，此计算机系统至少包括控制芯片组、PCI总线以及系统内存，此控制芯片组耦接至PCI总线以及系统内存，而此控制芯片组包括有动态随机存取存储器控制器、主机接口以及中断控制器，这个信息信号式中断控制器包括信息信号式中断侦测器，耦接至PCI总线以及动态随机存取存储器控制器，用以监视PCI总线上的内存写入交易，当内存写入交易的地址落于保留中断地址范围时，将系统指定信息经动态随机存取存储器控制器写入系统内存后，再送出信息信号式中断确认信号；信息信号式中断计算器，耦接至信息信号式中断侦测器以及主机接口，用以接收并计数上述信息信号式中断确认信号，以形成中断计数值，并依据主机接口将中断计数值成为已发送中断计数值，并送出已发送中断计数值；以及信息信号式中断产生器，耦接至信息信号式中断计算器、以及中断控制器，用以依据上述中断计数值，产生信息信号式中断请求信号至中断控制器，使中断控制器产生中断请求信号。很重要的一点，本实用新型的保留中断地址范围位于系统内存的地址范围内。
依据本实用新型的较佳实施例的一种信息信号式中断控制器，其中控制芯片组还耦接至中央处理器，而信息信号式中断产生器还耦接至主机接口，当中央处理器处理过系统指定信息后，中央处理器通过主机接口，送出中断服务结束信号至信息信号式中断产生器，且中央处理器也通过主机接口，送出已读取中断计数值至信息信号式中断计算器。上述中央处理器可先通过主机接口，来取得已发送中断计数值。上述信息信号式中断侦测器依据内存写入交易的中断信息，产生实际写入地址，再通过动态随机存取存储器控制器，将内存写入交易的系统指定信息写入系统内存之实际写入地址中。
本实用新型提供一种支持信息信号式中断的芯片组，此芯片组耦接至PCI总线、中央处理器以及系统内存，本实用新型的芯片组包括动态随机存取存储器控制器，耦接至系统内存，用以控制并存取系统内存；主机接口，耦接至中央处理器，用以作为芯片组与中央处理器间的控制接口；中断控制器，耦接至中央处理器，用以产生中断请求信号至中央处理器，以进一步使中央处理器激活中断服务程序；以及信息信号式中断控制器，耦接至PCI总线、动态随机存取存储器控制器、主机接口以及中断控制器，用以监视PCI总线上的内存写入交易，当内存写入交易的地址位于保留中断地址范围时，将系统指定信息经动态随机存取存储器控制器写入系统内存内，再送出信息信号式中断请求信号，使中断控制器产生中断请求信号。很重要的一点，本实用新型的保留中断地址范围位于系统内存的地址范围内。
本实用新型由于产生信息信号式中断的内存写入交易的写入地址位于系统内存的地址范围内，也就是系统指定信息可以真正被写入系统内存内，故可利用系统内存储存多个中断信息，所以可在同一个中断服务循环中，处理不同外设的多数个不同信息，另外信息数据中还有可包括中断发生原因的弹性。而对芯片组而言，系统指定信息与待处理的数据一并在写入缓冲器中按次序排列，自然解决了写入缓冲器延迟所造成的问题，且与PCI总线的阶层完全无关。
图2显示根据本实用新型较佳实施例的一种支持信息信号式中断的控制芯片组以及控制芯片组中的控制器的方块示意图。
图3A、图3B、图3C显示根据本实用新型较佳实施例的一种支持信息信号式中断的处理方法的流程示意图。附图标号说明100，200控制芯片组
102 南桥芯片104 北桥芯片110 动态随机存取存储器120 中央处理器 130 PCI总线I140 PCI-PCI桥接器 150 外设160 PCI总线II170 第二阶层的外设210 信息信号式中断控制器220 信息信号式中断侦测器230 信息信号式中断计算器240 信息信号式中断产生器250 动态随机存取存储器控制器260 主机接口 270 中断控制器280 PCI外设 290 PCI总线上述动态随机存取存储器控制器250耦接至系统内存，用来控制并存取系统内存(动态随机存取存储器110)。上述主机接口260耦接至中央处理器120，主要用来作为控制芯片组200与中央处理器120间的控制接口。至于中断控制器270耦接至中央处理器120，用来产生中断请求INTR信号至中央处理器120，以进一步使中央处理器120启动中断服务程序。
本实用新型独创的MSI控制器210包括信息信号式中断侦测器(简称MSI侦测器)220、信息信号式中断计算器(简称MSI计算器)230、以及信息信号式中断产生器(简称MSI产生器)240。其中，MSI侦测器220耦接至PCI总线290以及动态随机存取存储器控制器250，主机接口260连接至MSI计算器230以及MSI产生器240，而MSI产生器240也连接至中断控制器270。本实用新型的MSI控制器210监视PCI总线290上所有的内存写入交易，当任意一个PCI外设280以信息信号式中断来引起系统的注意时，会发出中断信息，此中断信息包括双字符组的系统指定地址以及系统指定信息，并且中断信息中所指定的系统内存地址将位于系统所预定的保留中断地址范围，此时，MSI控制器210将监视到此情况，并且会将系统指定信息经动态随机存取存储器控制器250写入系统内存内，然后再送出一个信息信号式中断请求信号MSI-IRQ，使中断控制器270产生中断请求信号INTR。
本实用新型中很重要的一点本实用新型的保留中断地址范围位于系统内存的地址范围内。本实施例预先分配不同的特定地址给每一个外设的MSI控制器。所以，MSI控制器210会将系统指定信息真正写入系统内存内，当PCI外设280要发出信息信号式中断的内存写入交易前，会先将待处理数据以内存写入交易的方式，要求写入系统内存内。这对控制芯片组200而言，待处理数据与系统指定一并在写入缓冲器中按次序排列，故MSI控制器210会先将待处理数据先行成功写入系统内存内，才立即写系统指定信息至系统内存内，等到系统指定信息成功写至系统内存后，紧接着发出信息信号式中断请求信号MSI_IRQ。因此，自然解决了写入缓冲器延迟所造成的问题。如熟悉此技术者可轻易知晓，这样的解决方法，由于利用最基本的内存写入交易，所以与PCI总线的阶层数完全无关。
本实用新型所提供的一种MSI控制器210，置放于主板的控制芯片组200中，可节省包装等成本，但并非一定要放在控制芯片组200内。本实用新型的MSI控制器210中的MSI侦测器220耦接至PCI总线290以及动态随机存取存储器控制器250，主要用以监视PCI总线290上的内存写入交易，当中断信息中所指定的系统内存地址位于保留中断地址范围时，MSI侦测器220依据内存写入交易中断信息，先产生实际写入地址。在本实施例中，先将内存写入交易的系统指定地址的第7到第31位，组合内存写入交易的系统指定信息的第0到第4位，并加上两个位数的0在最低位处，表示为memory_address＝{MSI_address[317]，MSI_data[40]，00}然后，MSI侦测器220通过动态随机存取存储器控制器250，将内存写入交易的系统指定信息写入动态随机存取存储器110的实际写入地址memory_addres中，也就是说，将待处理数据与系统指定信息经动态随机存取存储器控制器250写入系统内存后，MSI侦测器220再送出信息信号式中断确认MSI_ACK信号，以通知MSI计算器230此时待处理数据与系统指定信息已确实写入系统内存。
MSI控制器210中的MSI计算器230耦接至MSI侦测器220以及主机接口260，用以接收并计算上述信息信号式中断确认信号MSI_ACK，并送出MSI_ACK的计数值至MSI产生器240，称之为中断计数值MSI_ACK_count。MSI产生器240耦接到MSI计算器230以及中断控制器270，其接收上述中断计数值MSI_ACK_count，并依据此中断计数值，来产生信息信号式中断请求信号MSI_IRQ，进一步使中断控制器270产生中断请求信号INTR。在本实施例中，当MSI_ACK_count＞0时，MSI产生器240就会产生信息信号式中断请求信号MSI_IRQ。中断控制器270收到信息信号式中断请求信号MSI_IRQ后，会真正发出硬件的中断请求信号INTR至中央处理器120，以进一步使中央处理器120激活中断服务程序。如熟悉此技术者当可知晓，上述的MSI产生器240与中央处理器120之间通过主机接口260作沟通，但也可直接连接。
在一个中断服务程序开始，中央处理器120先通过主机接口260，来取得一个目前总共已写入系统内存的中断信息的个数MSI_sent，也就是说，取得目前已写入动态存取内存的信息信号式中断的数目，MSI计算器230会把MSI_sent设定成此时的MSI_ACK_count的数目。中央处理器120根据MSI_sent，扫描系统内存内的保留中断地址范围中可能的系统指定信息，并接着处理保留中断地址范围内的所有的系统指定信息，且计算已处理过的系统指定信息的个数，成为已读取中断计数值MSI_read。需注意的是，系统内存中已处理过的系统指定信息必须清除掉，以避免此系统指定信息再次被处理，当清除此部分的内存时，必须以先锁定读取再更正写入(locked read-modified-write)的模式操作，以避免有新的系统指定信息同时要写入时发生错误。最后当此中断服务程序结束前，若MSI_read小于MSI_sent，将MSI_read修改成MSI_sent后，中央处理器120通过主机接口260，送出中断服务结束信号MSI_EOI至MSI产生器240，且中央处理器120也通过主机接口260，送出已读取中断计数值MSI_read至MSI计算器230。MSI计算器230将最新的中断计数值MSI_ACK_count减去已读取中断计数值MSI_read再存回中断计数值MSI_ACK_count中，此时如果中断计数值仍然大于0时，MSI产生器240就会再一次产生信息信号式中断请求信号MSI_IRQ。
由于本系统基本上是一个多任务操作系统，各个单元会各自发出要求，例如不同的PCI总线外设280可能会同时、持续或不定时发出信息信号式中断，所以中央处理器120开始一个中断服务程序时，可能已经有多个系统指定信息存入系统内存内，且在中断服务程序执行中存入系统内存的系统指定信息可能不断增加。利用本实用新型上述的构架，可在系统内存储存多个系统指定信息，所以可在同一个中断服务程序中，同时处理不同外设的多个不同系统指定信息，另外系统指定信息中还有可包括中断发生原因的弹性。
综上所述，可整理出本实用新型的一种支持信息信号式中断的处理方法，请参照图3A、图3B、图3C，图3A、图3B、图3C显示一种支持信息信号式中断的处理方法的流程示意图。本实用新型的处理方法可应用于主板的控制芯片组中，此芯片组耦接至PCI总线、系统内存以及中央处理器，此处理方法包括下列步骤首先执行步骤310，监视PCI总线上的内存写入交易，根据信息信号式中断的规格，此内存写入交易的中断信息为一个双字符组的系统指定地址以及系统指定信息；接着在步骤315中，判断当中断信息中所指定的系统内存地址落于系统内存的保留中断地址范围时，就执行中断处理程序(步骤320以下)。上述的中断处理程序包括下列步骤首先执行步骤320，依据内存写入交易的中断信息，将系统指定信息写入系统内存内，也就是说，先依据内存写入交易的中断信息，产生实际写入地址，再将内存写入交易的系统指定信息写入系统内存的实际写入地址中。然后执行步骤325，当系统指定信息成功写入系统内存后，增加中断计数值的值；接着执行步骤330，依据此中断计数值，产生硬件中断请求至中央处理器；最后就是中央处理器实际去处理中断服务程序。
请参照图3B，依据本实用新型的较佳实施例的一种支持信息信号式中断的处理方法，其中中断处理程序中，有关中央处理器方面的处理，包括下列步骤首先执行步骤340，读取中断计数值，并储存为已发送中断计数值；接着执行步骤345，也就是依据此中断计数值，扫描系统内存的保留中断地址范围的所有的系统指定信息；然后执行步骤350，处理保留中断地址范围内的所有系统指定信息，并计算已处理过的系统指定信息的个数，成为已读取中断计数值；在步骤351中，判断已发送中断计数值是否大于已读取中断计数值；若已发送中断计数值较大，则在步骤353中，将已读取中断计数值修正为已发送中断计数值；以及最后执行步骤355，送出已读取中断计数值以及中断服务结束信号，以通知MSI控制器，使其将中断计数值减去已读取中断计数值再存入中断计数值。
请参照图3C，本实用新型上述实施例中，有关MSI控制器方面的后续处理步骤，包括下列步骤首先在步骤360，送出中断计数值，接着在步骤365，等待接收从中央处理器方面来的已读取中断计数值以及中断服务结束信号，然后执行步骤370，将最新的中断计数值减去已读取中断计数值再存回中断计数值中，此时判断如果中断计数值仍然大于0(步骤375)时，就执行步骤380，再一次产生信息信号式中断请求信号，否则回到最开始，继续监视PCI总线上的内存写入交易。
熟悉此技术者当可知晓，上述步骤351与步骤353所达成的修正已读取中断计数值的步骤，可省略。取而代之，利用在步骤370中，将中断计数值减去MSI_read与MSI_send中的较大者，也可达成修正的目的。
虽然本实用新型已以一较佳实施例公开如上，然其并非用以限定本实用新型，任何熟悉此技术者，在不脱离本实用新型的精神和范围内，当可作各种的更动与润饰，因此本实用新型的保护范围当视后附的权利要求书所界定者为准。
权利要求1.一种信息信号式中断控制器，可应用于一系统，该系统包括一芯片组、一PCI总线以及一系统内存，该芯片组耦接至该PCI总线以及该系统内存，该芯片组包括一动态随机存取存储器控制器、一主机接口以及一中断控制器，其特征在于该信息信号式中断控制器包括一信息信号式中断侦测器，耦接至该PCI总线以及该动态随机存取存储器控制器，用以监视该PCI总线上的一内存写入交易，当该内存写入交易的地址位于一保留中断地址范围时，将一系统指定信息经该动态随机存取存储器控制器写入该系统内存，再送出一信息信号式中断确认信号；一信息信号式中断计算器，耦接至该信息信号式中断侦测器以及该主机接口，用以接收并计数该信息信号式中断确认信号形成一中断计算值，并依据该主机接口将该中断计数值成为一已发送中断计数值，并送出已发送中断计数值；一信息信号式中断产生器，耦接至该信息信号式中断计算器、以及该中断控制器，用以依据该中断计数值，产生一信息信号式中断请求信号至该中断控制器，使该中断控制器产生一中断请求信号；其中该保留中断地址范围位于该系统内存的地址范围内。
2.如权利要求1所述的信息信号式中断控制器，其特征在于其中该芯片组还耦接至一中央处理器，而该信息信号式中断产生器还耦接至该主机接口，当该中央处理器处理过该系统指定信息后，该中央处理器通过该主机接口，送出一中断服务结束信号至该信息信号式中断产生器以及一已读取中断计数值至该信息信号式中断计算器。
3.如权利要求1所述的信息信号式中断控制器，其特征在于其中该芯片组还耦接至一中央处理器，该中央处理器通过该主机接口，来取得已发送中断计数值。
4.如权利要求1所述的信息信号式中断控制器，其特征在于其中该信息信号式中断侦测器依据该内存写入交易的一中断信息，产生一实际写入地址，再通过该动态随机存取存储器控制器，将该内存写入交易的该系统指定信息写入该系统内存的该实际写入地址中。
5.如权利要求1所述的信息信号式中断控制器，其特征在于其中该内存写入交易的该中断信息为一双字符组的一系统指定地址以及该系统指定信息。
6.一种支持信息信号式中断的芯片组，该芯片组耦接至一PCI总线、一中央处理器以及一系统内存，其特征在于该芯片组包括一动态随机存取存储器控制器，耦接至该系统内存用以控制并存取该系统内存；一主机接口，耦接至该中央处理器，用以作为该芯片组与该中央处理器间的控制接口；一中断控制器，耦接至该主机接口，用以产生一中断请求信号至该中央处理器，使该中央处理器激活一中断服务程序；一信息信号式中断控制器，耦接至该PCI总线、该动态随机存取存储器控制器、该主机接口以及该中断控制器，用以监视该PCI总线上的一内存写入交易，当该内存写入交易的地址位于一保留中断地址范围时，将一系统指定信息经该动态随机存取存储器控制器写入该系统内存内，再送出一信息信号式中断请求信号，使该中断控制器产生该中断请求信号；其中该保留中断地址范围位于该系统内存的地址范围内。
7.如权利要求6所述的芯片组，其特征在于该信息信号式中断控制器包括一信息信号式中断侦测器，耦接至该PCI总线以及该动态随机存取存储器控制器，用以监视该内存写入交易，当该内存写入交易的一中断信息中所指定的地址位于该保留中断地址范围时，将该系统指定信息经该动态随机存取存储器控制器写入该系统内存后，再送出一信息信号式中断确认信号；一信息信号式中断计算器，耦接至该信息信号式中断侦测器以及该主机接口，用以接收并计数该信息信号式中断确认信号形成一中断计数值，并依据该主机接口将该中断计数值成为一已发送中断计数值，并送出已发送中断计数值；一信息信号式中断产生器，耦接至该信息信号式中断计算器、以及该中断控制器，用以依据该中断计数值，产生该信息信号式中断请求信号至该中断控制器，使该中断控制器产生该中断请求信号。
8.如权利要求7所述的芯片组，其特征在于其中该信息信号式中断产生器还耦接至该主机接口，当该中央处理器处理过该系统指定信息后，该中央处理器通过该主机接口，送出一中断服务结束信号至该信息信号式中断产生器以及一已读取中断计数值至该信息信号式中断计算器。
9.如权利要求7所述的芯片组，其特征在于该中央处理器通过该主机接口，来取得该已发送中断计数值。
10.如权利要求7所述的芯片组，其特征在于该信息信号式中断侦测器依据该内存写入交易的该中断信息，产生一实际写入地址，再通过该动态随机存取存储器控制器，将该内存写入交易的该系统指定信息写入该系统内存的该实际写入地址中。
11.如权利要求7所述的芯片组，其特征在于该中央处理器先读取该已发送中断计数值，再依据该已发送中断计数值，扫描该系统内存的该保留中断地址范围，接着处理该保留中断地址范围内的所有该系统指定信息的个数，并成为一已读取中断计数值，最后送出该已读取中断计数值。
12.如权利要求11所述的芯片组，其特征在于当该中央处理器判断出已读取中断计数值小于已发送中断计数值时，让已读取中断计数值等于已发送中断计数值。
13.如权利要求11所述的芯片组，其特征在于该信息信号式中断计算器让该中断计数值等于该中断计数值减去该已读取中断计数值与该已发送中断计数值的最大者。
专利摘要本实用新型提供一种支持信息信号式中断的芯片组以及控制器，而此控制芯片组包括有动态随机存取存储器控制器、主机接口以及中断控制器，这个信息信号式中断控制器包括信息信号式中断侦测器；信息信号式中断计算器；以及信息信号式中断产生器和中断控制器。其中的特点在于保留中断地址范围位于系统内存的地址范围内。因此，待处理数据与系统指定信息会一并在写入缓冲器中按次序排列，自然解决了写入缓冲器延迟所造成的问题，还与PCI总线的阶层完全无关，由于可利用系统内存存储多个系统指定信息，所以可在同一个中断服务程序中，处理不同外设的多个不同的中断请求。
文档编号G11C7/00GK2528080SQ01259679
公开日2002年12月25日 申请日期2001年9月28日 优先权日2001年9月28日
发明者赖瑾, 彭盛昌, 顾梦澄, 蔡兆爵, 陈珉宏, 周辉麟 申请人:威盛电子股份有限公司