专利名称：利用映像存储器降低备用功率的制作方法
随着存储器阵列已嵌入到用于各种消费产品的微处理器中，便携式产品的发展趋势要求通过降低电子装置的工作电压来节约电源。此外，可利用工艺比例缩放(process scaling)来减少存储器阵列和逻辑功能所需的面积，以努力降低产品成本。然而，工艺比例缩放带来了一些问题，特别是在低工作电压时，其可导致较高的漏电流和较高的备用功耗。在进行工艺比例缩放时，用于存储器、锁存器和状态值存储逻辑的晶体管的薄栅氧化物尤其重要。
薄栅氧化物可引起较大的漏极到源极电流和栅极漏电流，这在备用状态期间可能很明显。因此，一直需要更好的方法来提供灵活性，以便在操作具有薄栅氧化物的微处理器、存储器或其它电路的同时保持低备用电流。
本发明主题具体在本说明书的结束部分中指出，并明确要求相应权利。然而，本发明的结构和实施方法以及目的、特征和优点，可通过结合附图所作的如下详细说明获得最佳的理解，附图中图1是根据本发明一个实施例的微处理器核心和存储器块的框图；图2是用于图1所示存储器块中的静态随机存取存储器(SRAM)存储单元的示意图；图3是可用于图1所示微处理器核心的锁存器的示意图；图4是可用于图1所示微处理器核心的触发器的示意图；图5是说明将晶体管大体划分成薄栅氧化物逻辑区和厚栅氧化物逻辑区的图；图6是可用于存储器块的SRAM存储器的另一个实施例；以及图7说明锁存器的另一个实施例。
可以理解，为了进行简洁清楚的说明，图中所示的元件并未按比例绘制。例如，为清楚起见，某些元件的尺寸相对于其它元件作了放大。此外，必要时在几幅图中重复标号以指示对应的或类似的元件。
详细说明在以下详细说明中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，本领域技术人员会明白，可以在不用这些具体细节的情况下实施本发明。在其它实例中，未对众所周知的方法、过程、元件和电路作详细说明，以使本发明清楚。
本发明的实施例可用于各种各样的应用中。虽然本发明在此方面是未加限制的，但本文所公开的电路可用于微控制器、通用微处理器、数字信号处理器(DSP)、精简指令集计算机(RISC)、复杂指令集计算机(CISC)以及除此以外的其它电子组件。然而，应理解，本发明范围并不限于这些示例。
本发明的实施例还可包括称为核心存储器、高速缓冲存储器或其它类型的存储器的集成电路块，这些存储器用于存储由微处理器执行的电子指令、或存储可用于算术运算的数据。一般而言，采用厚栅氧化物晶体管的数据逻辑值存储器的实施例可对微处理器有利。具体而言，静态随机存取存储器(SRAM)存储装置的实施例可利用本发明来降低备用功耗。注意，这些实施例可集成到无线电系统或手持便携式装置中。因此，意在将膝上型计算机、蜂窝无线电话通信系统、双向无线电通信系统、单向寻呼机、双向寻呼机、个人通信系统(PCS)、个人数字助理(PDA)、摄像机及其它产品包括在本发明范围内。
在以下说明和权利要求中，使用了术语“耦合”和“连接”连同它们的派生词。但是，应当明白这些术语彼此并不同义。确切地说，在特定实施例中，“连接”可用于指示两个或两个以上的单元彼此间直接进行物理或电接触。“耦合”可指两个或两个以上的单元直接物理或电接触。然而，“耦合”还可指两个或两个以上的单元彼此间不直接接触，但仍然协同工作或者互相作用。
而且，在以下的说明和权利要求中，使用了术语“薄栅氧化物”和“厚栅氧化物”连同它们的派生词。使用这些术语意味着集成了至少两个晶体管，其中一个晶体管的栅氧化物厚度不同于第二晶体管的栅氧化物厚度，即，有意将这两个晶体管加工成具有不同的栅氧化物厚度。因此，形容词“薄”和“厚”用于区分晶体管，以及区别不同的晶体管组。这里所用的术语“薄”和“厚”是相对的而非绝对的术语。
现在来看图1，电路10包括微处理器核心20和存储器块30。地址线、控制信号和数据可从微处理器核心20传递到存储器块30。存储器块30可主要由静态随机存取存储器(SRAM)单元构成，但这并不用于限制要求权利的主题范围，这些单元可安排成一个或多个独立的阵列或者安排成微处理器核心20的高速缓冲存储器。存储在存储器块30中的数据可通过读出放大器“读出”，并提供给微处理器核心20。电路10可为电路10外部的装置与微处理器核心20和存储器块30的内部块如锁存器40和触发器50之间的信号和工作电压提供电连接。
图2是静态随机存取存储器(SRAM)存储单元的示意图，其显示了存储器块30中的一个阵列存储单元100。该存储单元可包括存储器部分110和映像存储器(shadow storage)120，二者均具有用交叉耦合的互补金属氧化物半导体(CMOS)反相器配置的N沟道和P沟道晶体管。具体地说，存储器部分110可包括具有连接到其输出的输入的交叉耦合CMOS反相器130和140。当通过控制晶体管(passtransistor)150和160由字线WL使能时，数据可从位线(BL)和互补位线(BLc)通过相应的通过控制晶体管150和160传入和传出存储单元100。因此，写入存储器部分110的位线数据可存储在节点N1上，而互补位线数据可存储在节点N2上。
映像存储器120可包括交叉耦合的CMOS反相器190和200。当N沟道通过控制晶体管170和180由信号PDOWN使能时，数据可在存储器部分110的节点N1和映像存储器120的节点N3之间传输，以及数据可在存储器部分110的节点N2和映像存储器120的节点N4之间传输。信号PDOWN可具有约1.6伏的电压(但这不对本发明构成限制)，它使能通过控制晶体管170以在节点N1和N3之间传输数据信号，以及使能通过控制晶体管180以在节点N2和N4之间传输数据信号。通常，信号PDOWN的预期逻辑高电压为Vcc+Vth，其中，Vth是厚栅NMOS晶体管的阈值电压。当微处理器核心20处于备用状态时，该信号PDOWN可具有约0伏的电压值，使通过控制晶体管170和180不导通，由此将节点N1与节点N3电隔离，将节点N2与节点N4电隔离。本文假设厚栅氧化物晶体管的Vth高于薄栅氧化物晶体管的Vth。此外，“厚”表示栅氧化物的厚度基本上可消除栅氧化物漏电流，使得栅氧化物漏电流值小于源极到漏极漏电流的约1/100。
存储器部分110的晶体管可加工成具有与映像存储器120的晶体管不同的栅氧化物厚度。例如，包括交叉耦合反相器190和200以及通过控制晶体管170和180的晶体管可加工成所具有的栅氧化物比包括交叉耦合反相器130和140和通过控制晶体管150和160的晶体管的栅氧化物厚。因此，存储器部分110的晶体管称为薄栅晶体管，而映像存储器120的晶体管称为厚栅晶体管。
图3是可用于图1所示微处理器核心20的锁存器40的示意图。在图2和3中重复的标号用于表示对应的或者类似的单元。具体而言，在图2和3中所示的实施例中，反相器130、140、190和200以及通过控制晶体管170和180具有共同的连接关系。然而，应注意，晶体管的尺寸(物理门电路的宽度和长度尺寸)是通过设计来选择的，并且存储单元100的晶体管尺寸可不同于为锁存器40选择的晶体管尺寸。此外，锁存器40包括反相器210，其可接收信号D并向由晶体管220和230组成的开关提供反相信号。N沟道晶体管230可由信号CLK使能，P沟道晶体管220可由信号CLK使能。开关的输出连接到反相器130的输入。反相器240还在节点N1与反相器130的输入相连，并产生锁存器40的输出信号Q。反馈薄栅反相器140中可设置其它晶体管，以按本技术领域惯例断开反馈并加速数据写入。
映像存储器120的晶体管可加工成具有与图3所示实施例中其它晶体管不同的栅氧化物厚度。包括交叉耦合反相器190和200以及通过控制晶体管170和180的晶体管可加工成具有比其它晶体管栅氧化物厚的栅氧化物。映像存储器120的晶体管可称为厚栅晶体管。
工作时，通过使信号PDOWN有效，可将锁存器40的状态写入并存进映像存储器120中。随后可使信号PDOWN无效，并从逻辑部分中去除电源，从而使逻辑部分丢失状态信息。当重新施加电源时，同时信号是PDOWN有效的，则在上电过程中，映像存储器120中存储的状态值可设置锁存器的状态。
图4是主从触发器50的示意图，该主从触发器可用于图1所示的微处理器核心20中。触发器50的主部分可包括由晶体管260和270提供的开关。N沟道晶体管260可由信号CLK使能，而P沟道晶体管270可由反相器280产生的信号CLK使能。开关的输出可连接到交叉耦合反相器290和300。
触发器50的从部分包括由晶体管220和230组成的开关连同反相器130、140、190、200和240以及通过控制晶体管170和180。虽然这些反相器和通过控制晶体管具有类似于图3所示实施例所述相应晶体管的连接，但应指出，这些晶体管尺寸可以不同。而且，映像存储器120的晶体管可加工成具有与图4所示实施例中显示的其它晶体管不同的栅氧化物厚度。映像存储器120的晶体管可称为厚栅晶体管。特别要指出的是，厚栅存储器可仅提供给主部分或者从部分，而仍然可以正常工作。
图5是说明将晶体管大体分成薄栅氧化物逻辑区和厚栅氧化物逻辑区的图。块400是耦合在具有基准电压Vcc的电源线与虚地420之间的薄栅氧化物逻辑区。逻辑块400可包括可单独或组合使用的逻辑门电路如反相器、“或非”门电路、“与非”门电路、“异或”门电路、“异或非”门电路。作为示例，组合逻辑门电路可以是存储单元、乘法器、加法器、数据移位器、状态机、编码/译码功能单元、专用集成电路(ASIC)等，但这些示例不对所声明的主题构成限制。逻辑块400内的薄栅氧化物晶体管产生可由逻辑块440内的厚栅氧化物晶体管捕获并存储的结果。
N沟道晶体管430可耦合在虚地420和具有基准电压Vss的电源线之间。晶体管430是厚栅氧化物器件，其可在处理器核心20工作在活动状态(active mode)时接收具有约1.6伏电压值的信号PDOWN，以及在处理器核心20工作于备用状态时接收具有约0伏电压值的信号PDOWN，不过这些值不用于限制所声明的主题。在备用状态下，晶体管430不导通，虚地420可浮动到约Vcc电压电位。然而，在活动状态下，晶体管430导通，并且虚地420基本上与基准电压Vss匹配。根据逻辑块400构造的逻辑产生的输出信号可由逻辑块440捕获并加以存储。逻辑块400中的薄栅氧化物晶体管的任何漏电流流经无泄漏晶体管430。
应当指出，逻辑块440通常不用于高频开关应用，或者不接触高电压。确切地说，逻辑块440可用于保存由处理器20使用的状态值。因此，本发明的这一实施例可用于提供一个作为仿真的完整状态记录的检测点。可包括检测点，以便恢复因机器故障而中断或者因用户时隙过期而中止的程序运行。交互式命令可重新加载检测点文件，恢复命令可重新启动处理器20的执行。此外，可在电路的厚栅部分中实现低频逻辑，如实时时钟唤醒逻辑等。
图6是SRAM存储器500的另一个实施例，其可用于存储器块30(图1)中。SRAM存储器500包括阵列存储单元510、用于设置位线上电压电位的预充电装置和读出放大器560。当通过控制晶体管520和550由字线WL上的信号使能时，数据可由相应的通过控制晶体管520和550从位线(BL)和互补位线(BLc)传入或传出存储单元510。因此，写入存储单元510中的位线数据可存储在节点N1上，互补位线数据可存储在节点N2上，而交叉耦合的CMOS反相器530和540存储存储单元数据。实质上，可以不用薄栅部分而利用厚栅区直接实现唯一的存储器。可以施加更高的Vcc(接近1.6伏)。
交叉耦合反相器530和540的工作电压可以维持在一个约为1.6伏的固定电压值上，以为存储单元提供稳定性。提供给预充电晶体管的工作电压可针对性能、功率等加以调节，其工作范围在约0.5伏至约1.2伏之间。交叉耦合的CMOS反相器530和540以及通过控制晶体管520和550可加工成具有厚栅氧化物，该栅氧化物比其它晶体管如读出放大器560中晶体管的栅氧化物厚。厚栅氧化物晶体管的栅极漏电流(Jox)明显小于薄栅氧化物晶体管的Jox。因此，在备用工作状态中，存储单元510中采用的厚栅氧化物晶体管可减少栅极漏电流和降低功耗。
图7说明具有映像存储器120的锁存器600的另一个实施例。映像存储器120具有交叉耦合的CMOS反相器190和200以及N沟道通过控制晶体管170和180。交叉耦合反相器190和200在节点N3和N4上存储收到的由相应节点N1和N2传送的数据。节点N1和N2上的数据基于输入值D和反相器130产生的反相数据值。在N沟道通过控制晶体管170和180由信号PDOWN使能且开关610和620根据信号CLK导通的情况下，数据可传入/传出映像存储器120。
此外，映像存储器120中的晶体管可加工成具有比锁存器600中其它晶体管的栅氧化物厚的栅氧化物。应当指出，映像存储器120通常不用于高频开关应用或者不接触高电压。还应指出，图7所示的锁存器600可修改成除去通过控制晶体管180、开关620和反相器130。当工作电压Vcc降低时，包括这些器件可提供良好的性能。
至此应清楚，已经介绍了用于在映像存储器中存储状态值的实施例，所述映像存储器包含加工成具有比为高频开关应用构造的晶体管厚的栅氧化物的晶体管。此外，介绍了在具有较厚栅氧化物以提供备用功耗降低的存储器的存储单元中存储数据值的实施例。薄和厚栅氧化物晶体管的单独部分可使微处理器和存储器块集成在一起有效地工作，同时满足不同的标准。
虽然本文已对本发明的某些特征作了说明和示意，但对于本领域技术人员而言，还可进行多种修改、替换、变化和等效变换。因此应明白，所附权利要求书旨在涵盖落于本发明实质精神内的所有修改和变化。
权利要求
1.一种互补金属氧化物半导体(CMOS)电路，其包括第一CMOS区，用于接收输入信号和提供输出信号，其中，所述第一CMOS区中的晶体管具有第一栅氧化物厚度；和第二CMOS区，其与所述第一CMOS区集成，所述第二CMOS区中的晶体管具有不同于所述第一栅氧化物厚度的第二栅氧化物厚度，其中，所述第二CMOS区接收和存储所述输出信号。
2.如权利要求1所述的CMOS电路，其特征在于，所述第二栅氧化物厚度大于所述第一栅氧化物厚度，并且所述第二CMOS区的晶体管的阈值电压高于所述第一CMOS区中的晶体管的阈值电压。
3.如权利要求1所述的CMOS电路，其特征在于，所述第一CMOS区是静态随机存取存储器(SRAM)单元，所述第二CMOS区是耦合到所述SRAM单元的映像存储器，其中所述映像存储器包括通过晶体管耦合的交叉耦合反相器，用于从所述第一CMOS区接收所述输出信号。
4.如权利要求1所述的CMOS电路，其特征在于，所述第一CMOS区是耦合成可接收所述输入信号的锁存器，所述第二CMOS区是耦合成可接收并存储所述输出信号的映像存储器。
5.如权利要求4所述的CMOS电路，其特征在于，所述锁存器包括反相器，其耦合成可接收所述输入信号并产生所述输出信号；第一开关，其将所述输入信号耦合到所述第二CMOS区；和第二开关，其将所述输出信号耦合到所述第二CMOS区，其中所述第一和第二开关一起被使能。
6.如权利要求5所述的CMOS电路，其特征在于，所述第一CMOS区是主从触发器的从部分。
7.一种电路，其包括存储单元，其具有用于存储数据值的交叉耦合反相器，以及用于从位线读写所述存储单元的通过控制晶体管，其中，所述交叉耦合反相器和通过控制晶体管具有第一栅氧化物厚度；以及用于读出放大器的晶体管，其耦合到所述存储单元的所述位线，并具有不同于所述第一栅氧化物厚度的第二栅氧化物厚度，其中，所述读出放大器接收所述数据值。
8.如权利要求7所述的电路，其特征在于还包括预充电装置，以将所述位线耦合到接收第一电压的电源线上，所述第一电压低于提供给所述读出放大器的第二电压。
9.如权利要求7所述的电路，其特征在于，所述存储单元排成阵列，并且在所述阵列存储单元中的所有所述交叉耦合反相器和通过控制晶体管具有所述第一栅氧化物厚度。
10.一种电路，其包括第一CMOS区，其耦合在虚地和第一电源线之间以提供输出信号，其中所述第一CMOS区中的晶体管具有第一栅氧化物厚度；晶体管，其具有导电端以将所述虚地耦合到第二电源线上；第二CMOS区，其具有不同于所述第一栅氧化物厚度的第二栅氧化物厚度，其中所述第二CMOS区接收并存储所述输出信号。
11.如权利要求10所述的电路，其特征在于，所述晶体管具有所述第二栅氧化物厚度。
12.如权利要求10所述的电路，其特征在于，所述第二CMOS区包括交叉耦合反相器以锁存所述输出信号。
13.如权利要求10所述的电路，其特征在于，存储在所述锁存器中的所述输出信号通过开关耦合以恢复所述第一CMOS区中的状态值。
14.如权利要求13所述的电路，其特征在于，所述开关是具有所述第二栅氧化物厚度的N沟道晶体管。
15.如权利要求13所述的电路，其特征在于，所述开关和所述晶体管接收使能信号。
16.一种锁存器电路，其包括薄栅氧化物部分，用于接收输入值并具有采用薄栅氧化物的通过控制门电路装置以提供输出值；以及厚栅氧化物部分，其具有用于存储所述输出值的存储节点以及耦合到所述通过控制门电路装置以接收所述输出值的厚栅氧化物晶体管。
17.如权利要求16所述的锁存器电路，其特征在于还包括所述薄栅氧化物部分中的另一个通过控制门电路装置和所述厚栅氧化物部分中的另一个厚栅氧化物晶体管，以将所述输出值以差分形式写到所述存储节点上。
18.如权利要求16所述的锁存器电路，其特征在于还包括耦合到所述锁存器电路的所述薄栅氧化物部分中的所述存储节点的交叉耦合反相器。
19.一种用于减少系统中的电流的方法，其包括采用具有第一栅氧化物厚度的电路生成数据值；和采用交叉耦合反相器存储所述数据值，所述交叉耦合反相器具有大于所述第一栅氧化物厚度的第二栅氧化物厚度，其中所述数据值从所述电路转移到所述交叉耦合反相器。
20.如权利要求19所述的方法，其特征在于还包括在所述系统处于备用状态时，从所述电路中去除电源。
21.如权利要求20所述的方法，其特征在于，从所述电路中去除电源还包括在所述备用状态时利用具有所述第二栅氧化物厚度的晶体管来向所述电路提供虚地。
22.如权利要求21所述的方法，其特征在于还包括在所述系统处于所述备用状态之后恢复所述电路的电源；以及在恢复所述电路的电源之后，将所述存储的数据值从所述交叉耦合反相器转移到所述电路。
23.如权利要求22所述的方法，其特征在于还包括当恢复了所述电路的电源时，使将所述晶体管激活为导电模式的信号有效。
24.如权利要求19所述的方法，其特征在于还包括采用存储在所述交叉耦合反相器中的所述数据值作为记录所述系统的状态的检测点。
25.如权利要求19所述的方法，其特征在于还包括利用具有所述第一栅氧化物厚度的晶体管来读出所述电路中存储的数据值。
全文摘要
一种具有CMOS晶体管的集成电路，该CMOS晶体管加工成具有不同的栅氧化物厚度。具有较薄栅氧化物的晶体管可用于生成数据值，所述数据值可由具有较厚栅氧化物的晶体管存储。较厚的栅氧化物在系统备用状态下可减少栅极漏电流。
文档编号G11C14/00GK1653551SQ03810284
公开日2005年8月10日 申请日期2003年3月11日 优先权日2002年3月12日
发明者L·克拉克, F·里茨 申请人:英特尔公司