专利名称：冗余程序电路及其方法
技术领域：
本发明通常涉及半导体设备及其方法，更具体地，涉及冗余程序电路及其方法。
背景技术：
半导体设备(例如，半导体存储设备)的制造包括多种测试(例如，晶片上芯片或存储器件的测试)，以检验该半导体设备的正确功能。例如，这样的测试可以检验半电体设备中电路器件的工作是否与给定的指标或协议一致。在一示例测试中，可以利用多个测试参数来检查被测半导体设备的电特性和/或运行。如果给定的测试指示被测半导体设备工作不正确(例如，因为半导体的电特性和/或运行不正常)，则不可能对半导体设备进行调试。
然而，在半导体设备于存储单元阵列内包括缺陷存储单元的例子中，可以执行修复处理(例如，调试处理)，这样可以用冗余存储单元替换缺陷存储单元。换句话说，如果半导体设备中的存储单元部分有缺陷，则存储单元的缺陷部分可以用至少一个冗余制造的备用存储单元来替换，从而使半导体设备正确地工作。
可以采用冗余程序电路来获得上述的调试或缺陷存储单元替换处理，该冗余程序电路选择性地称为熔丝盒(fuse box)或备用电路。冗余程序电路可以采用包括熔化熔丝(例如利用高能光，激光等)的处理，如下面将要参考图1更详细描述的。
图1示出了传统半导体设备107的框图。传统半导体设备107包括具有正常存储单元阵列41和备用存储单元阵列42的存储单元阵列40。正常存储单元阵列41和备用存储单元阵列42连接到行解码器20、21、22、23，备用行解码器25，列解码器30和31以及备用列解码器35。行解码器20、21、22、23和列解码器30、31与正常存储单元阵列41相关联，备用行解码器25和备用列解码器35与备用存储单元阵列42相关联。
在图1中，通过行备用电路10和/或列备用电路11来执行传统冗余操作，它们共同地用作上述冗余程序电路。行备用电路10从行预解码器6接收预解码的行地址DRAi，并且产生行冗余使能(enable)信号X-RENi。行冗余使能信号X-RENi被备用行解码器25接收，其基于接收到的行冗余使能信号X-RENi在行方向执行调试。同样，列备用电路11接收列预解码器7的预解码列地址DCAi，并且产生列冗余使能信号Y-RENi。将列冗余使能信号Y-RENi应用到备用列解码器35，其基于接收到的列冗余使能信号Y-RENi在列方向执行调试。
图2示出了应用到图1半导体设备107中的行/列备用电路10/11的解码地址的应用路径。例如，如果7比特外部地址EADDi被应用到地址缓冲器2，每个行和列内部地址产生器4/5都产生应用的比特信号和补充信号，该补充信号由7比特外部地址EADDi的相应比特的逻辑电平反转，从而产生14比特内部地址IRAi和ICAi。
使行/列内部地址产生器4/5集成为一整体，这样可以产生内部地址(例如，行或列地址)。行/列预解码器6/7预解码内部地址，并且例如产生具有16比特的预解码地址(例如DA01 4比特+DA234 8比特+DA56 4比特)。行解码器20对预解码行地址DRAi进行解码并且从正常存储单元阵列41的字线WL0n中选择给定的字线，行备用电路10产生行冗余使能信号X-RENi用于响应预解码行地址DRAi而替换缺陷存储单元的给定行。
类似地，列解码器30对预解码列地址DCAi进行解码，并且从正常存储单元阵列41的多个列选择线中选择给定的列选择线。列备用电路11产生列冗余使能信号Y-RENi用于响应预解码列地址DCAi而替换缺陷存储单元的给定列。
参考图2，应用于解码器20/30和行/列备用电路10/11的预解码地址的线被分为线L1、L2和L3。如果具有解码器的电路(例如，备用电路10，备用电路11，等)包括NAND门电路和反相器，在NAND门电路中的NMOS晶体管会受到人体效应影响。人体效应会导致电路不稳定。
图3示出了图1的传统行/列备用电路10/11。行/列备用电路10/11包括主熔丝电路(MFC)、NMOS晶体管N1-N16、多个熔丝F1-F16、工作使能晶体管M1/M2/M3和AND门电路AND1。主熔丝MF包括在主熔丝电路MFC中。为了执行冗余操作，熔丝F1-F16存储缺陷存储单元的地址。在一个例子中，熔丝F1-F16包括硅材料(例如，聚合硅)。熔丝F1-F16可以被切断(例如由诸如激光等的高能光熔断、切断、打开)。熔丝F1-F16可以放置在芯片上的外围电路区域(例如，行/列备用电路10/11)。
如果正常存储单元阵列41包括缺陷存储单元以及应用了用于指定缺陷存储单元的行和/或列地址(例如在运行中)，则行备用电路10和/或列备用电路11输出冗余使能信号RENi以使缺陷存储单元的行和/或列无效并且使冗余存储单元的行或列有效(例如，基于熔丝F1-F16的切断)。在一个例子中，参考图3，如果与外部地址″0000000″相对应的存储单元被确定有缺陷(例如在测试处理中)，可以由熔丝切断或烧断处理切断或烧断主熔丝MF和熔丝F2-F4、F6-F12和F14-F16。熔丝F1、F5和F13可以不被切断。当外部地址应用为″0000000″时，可以从AND门电路AND1输出第一逻辑电平(例如，高逻辑电平、低逻辑电平等)的冗余使能信号RENi。
如果第二逻辑电平(例如，低逻辑电平、高逻辑电平等)的正常失效(disable)信号被用于行/列解码器20/30，则行/列解码器20/30使相应的正常行或列失效。缺陷存储单元的行或列可以设置在不能工作的状态(例如，不能从存储器读取或向其写入)。冗余使能信号RENi也可以用于备用行/列解码器25/35。可以使备用存储单元的行或列有效并且缺陷存储单元可以由冗余备用存储单元替换。
换句话说，可以通过切断或烧断行/列备用电路10/11的熔丝MF和F1-F16中的主熔丝和与缺陷存储单元地址比特相对应的熔丝来替换缺陷存储单元。
在上述的传统冗余程序操作中，半导体设备的制造成品率可以通过修复缺陷存储单元而得到提高。然而，芯片尺寸和冗余程序操作的持续时间由熔丝的数量来衡量。例如，如果传统半导体设备107需要额外的存储器，它也会需要额外的熔丝用于冗余程序操作(例如，因为需要更多比特来对额外存储器编址)，因此需要更大的芯片尺寸，这将减少半导体设备107的产量并导致每个缺陷存储单元替换的持续时间变长(例如，因为要切断/烧断多倍的熔丝)从而降低了操作速度。
此外，图3的熔丝F1-F16可以相应于解码之前的地址比特来设置(例如一个熔丝可以与每个预解码地址比特相关联)。通过与解码之前的地址比特相对应地设置熔丝F1-F16，可以减少半导体设备107中熔丝的数量。然而，在图3中的熔丝F1-F16的设置需要独立地增加地址线(例如，不可共享地址线)，这样会增加传统半导体设备107的复杂性。
发明内容
本发明的一个示例性实施例涉及一种冗余程序电路，包括包括主熔丝的主熔丝部分，该主熔丝部分输出指示主熔丝工作状态的工作使能信号；包括至少一个控制熔丝的至少一个控制熔丝部分，该至少一个控制熔丝部分输出至少一个控制熔丝的工作状态指示；以及多路复用单元，被配置用于基于所述工作状态指示和工作使能信号中的至少一个而多路复用解码地址信号比特。
本发明的另一个示例性实施例涉及一种冗余程序电路，包括包括主熔丝的主熔丝部分，其产生指示主熔丝的工作状态的工作使能信号；第一熔丝盒部分，包括被设置为对应于解码地址信号比特的第一程序熔丝，并且响应于工作使能信号而产生第一熔丝盒输出信号；第二熔丝盒部分，包括被设置为对应于内部地址的信号比特的第二程序熔丝，并且响应于工作使能信号而产生第二熔丝盒输出信号；和选通(gating)部分，用于选通第一和第二熔丝盒输出信号并且产生冗余使能信号。
本发明的另一个示例性实施例涉及一种执行冗余程序操作的方法，包括产生工作使能信号；产生至少一个控制信号对；至少部分基于所述至少一个控制信号对中的第一对来选择性地输出至少部分解码地址的逻辑电平；以及至少部分基于所述至少一个控制信号对来多路复用所述选择性输出的逻辑电平以获得冗余使能信号。
本发明的另一个示例性实施例涉及一种执行冗余程序操作的方法，包括产生工作使能信号；基于所述工作使能信号是否被激活(activate)而产生第一熔丝盒输出信号；在被设置为对应于解码应用的外部地址之前产生的内部地址的信号比特的程序熔丝处产生第二熔丝盒输出信号；以及选通第一和第二熔丝盒输出信号以产生冗余使能信号。
本发明的另一个示例性实施例涉及一种减少用于冗余程序操作的熔丝数量的方法，包括分配对应于解码地址的信号比特的第一部分熔丝；分配对应于内部地址的信号比特的第二部分熔丝。
本发明的另一个示例性实施例涉及一种冗余程序电路，包括包括主熔丝的主熔丝部分，其输出指示主熔丝的工作状态的工作使能信号；包括至少一个控制熔丝的至少一个控制熔丝部分，该至少一个控制熔丝部分输出至少一个控制熔丝的工作状态指示；以及解码部分，用于响应于工作状态指示而对解码地址的信号比特进行解码并且将给定逻辑电平和所述解码地址一起传送到解码输出端。
本发明的另一个示例性实施例涉及一种执行冗余程序操作的方法，包括产生工作使能信号；产生指示至少一个控制熔丝的状态的工作状态指示；以及响应于所述工作状态指示而对解码地址的信号比特进行解码，并且将与缺陷存储单元相关的给定逻辑电平和所述解码地址一起传送到解码输出端。
附图用于提供对本发明实施例的更进一步的理解，并且其并入本文以组成本说明书的一部分。附图示出了本发明的实施例，并且与本说明书一起用于解释本发明的原理。其中图1示出了传统半导体设备的框图。
图2示出了图1传统半导体设备中应用于行/列备用电路10/11的解码地址的应用路径。
图3示出了传统的行/列备用电路。
图4是说明根据本发明示例性实施例的冗余程序电路的框图。
图5是说明根据本发明另一个示例性实施例的图4的冗余程序电路的电路图。
图6是说明根据本发明另一个示例性实施例的图4的冗余程序电路的另一电路图。
图7是说明根据本发明另一个示例性实施例的冗余程序电路的框图。
图8是说明根据本发明另一个示例性实施例的图7的冗余程序电路的电路图。
图9是说明根据本发明另一个示例性实施例的图7的冗余程序电路的电路图。
图10是说明根据本发明另一个示例性实施例的冗余程序电路的电路图。
图11是说明根据本发明另一个示例性实施例的半导体设备的框图。
图12是说明根据本发明另一个示例性实施例的行/列备用电路例子的框图。
图13是说明根据本发明另一个示例性实施例的图12的行/列备用电路的电路图。
图14是说明根据本发明另一个示例性实施例的主熔丝部分的电路图。
图15示出了根据图13示例性实施例的熔丝减少的示例。
图16是根据本发明另一个示例性实施例的冗余程序电路的框图。
图17是说明根据本发明另一个示例性实施例的主熔丝部分的电路图。
图18是说明根据本发明另一个示例性实施例的控制熔丝部分的电路图。
图19是说明根据本发明另一个示例性实施例的第一、第二和第三解码器以及组合部分的电路图。
具体实施例方式
在下文中，将参考附图详细地描述本发明的示例性实施例。
附图中，在所有图中使用相同的附图标记指示相同的元件。然而，在附图中包括许多晶体管(例如，NMOS晶体管、PMOS晶体管等)。应该理解，虽然在不同附图中的某些晶体管包括相同标记，但是在本发明的示例性实施例中类似名称的晶体管可以是相同的或不同的。
图4是说明根据本发明示例性实施例的冗余程序电路405的框图。
在图4的示例性实施例中，冗余程序电路405包括主熔丝部分200、具有第一控制熔丝310和第二控制熔丝330的控制熔丝部分300、以及具有第一多路复用器410和第二多路复用器430的多路复用部分400。图4中示出的元件将在下面参考图5和图6的示例性实施例作更详细的描述。
图5是说明根据本发明另一个示例性实施例的图4的冗余程序电路405的电路图。
在图5的示例性实施例中，主熔丝部分200包括主熔丝MF并且产生作为指示主熔丝MF的工作状态的状态信号的工作使能信号ENB。在一个示例中，工作状态可以是主熔丝MF是否被切断或未切断，其中切断状态指示电流不可流过主熔丝MF以及未切断状态指示电流可以流过主熔丝MF。
在图5的示例性实施例中，主熔丝部分200包括PMOS晶体管PMl和NMOS晶体管NMl。晶体管PMl/NMl连接到主熔丝MF并且接收上电条状(power-upbar)信号VCCHB。主熔丝部分200还包括反相器锁存器(inverter latch)Ll，其具有连接到主熔丝MF输出端的输入端。反相器锁存器L1包括反相器IN1、IN2，并且连接到输出反相器IN3。上电条状信号VCCHB可以是上电信号VCCH的反相型式。在上电操作启动时上电条状信号VCCHB保持在第一逻辑电平(例如，较高电平)。在上电操作之后上电条状信号VCCHB可以转变到第二逻辑电平(例如，较低电平)。输出反相器IN3的输出可以是工作使能信号ENB。
在图5的示例性实施例中，控制熔丝部分300包括至少两个控制熔丝F1和F2，并且产生第一至第M控制信号对(例如，其中第M控制对对应第M控制熔丝F1、F2等)(A，/A)、(B，/B)等作为指示每个对应控制熔丝F1、F2的工作状态(例如，其中工作状态是熔丝F1和/或F2是否被切断或未切断)的状态信号，其中M是大于或等于2的自然数。
在图5的示例性实施例中，第一控制熔丝310包括PMOS晶体管PM2和NMOS晶体管NM2。晶体管PM2/NM2连接到控制熔丝F1并且接收上电条状信号VCCHB。第一控制熔丝310还包括反相器锁存器L2，其具有连接到控制熔丝F1输出端的输入端。反相器锁存器L2包括反相器IN4、IN5，并且连接到输出NOR门电路NOR1。
在图5的示例性实施例中，第二控制熔丝330包括PMOS晶体管PM3和NMOS晶体管NM3。晶体管PM3/NM3连接到控制熔丝F2并且接收上电条状信号VCCHB。第二控制熔丝330还包括反相器锁存器L3，其具有连接到控制熔丝F2输出端的输入端。反相器锁存器L3包括反相器IN6、IN7，并且连接到输出反相器IN8。
在图5的示例性实施例中，第一多路复用器410包括NMOS晶体管M1-M4。第一多路复用器410响应于第一至第M控制信号对中的相应的控制信号对(例如，控制信号对A，/A)将以2n比特为单元应用的解码地址的信号比特(例如，DA01<0>、DA01<1>、DA01<2>、DA01<3>)中的信号比特部分(例如，DA01<0>、DA01<3>)的给定逻辑电平(例如，第一逻辑电平、第二逻辑电平等)输出到按对应于信号比特部分的数字提供的输出端OU1和OU2，其中n是大于或等于2的自然数。
在图5的示例性实施例中，第二多路复用器430包括NMOS晶体管M5和M6。当工作使能晶体管450关断时，第二多路复用器430工作(例如，被使能)。当工作使能信号ENB被激活(例如，设定到第二逻辑电平)时，第二多路复用器430响应于当工作使能信号ENB被激活时(例如，设定到第二逻辑电平)时不会应用到第一多路复用器410的控制信号对(例如，控制信号对B，/B)对从第一多路复用器410的输出端接收的信号比特部分执行次级减半(subordinate half-reduction)。因此，第二多路复用器430将给定逻辑电平(例如，第一和第二逻辑电平中的一个，其可以响应于单个比特)传送到程序输出端F01。
以下，为了便于解释，接收解码地址的信号比特(例如，DA01<0>)以执行冗余操作的给定端被称为第一输出端。例如，第一输出端相应于输出端OU1，而其他输出端可以从程序输出端F01分开。
在本发明的另一个示例性实施例中，在冗余工作期间，对于第二多路复用器430，仅可以将第一输出端(例如，输出端OU1)的给定逻辑电平传送给程序输出端F01。其他输出端(例如，输出端OU2)从程序输出端F01分开。
在本发明的另一个示例性实施例中，参考图5，如果解码地址的信号比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)包括4比特(例如，如图5所示)，则设置到第一逻辑电平的多路复用部分400的输出被提供到程序输出端F01。例如，如果在正常存储单元中的缺陷存储单元的地址为(00)，则主熔丝MF和控制熔丝F1和F2被切断(例如，通过激光束)。因此通过切断操作执行冗余程序。
在另一个示例中，参考图5，在接收了修复的半导体存储器设备(例如，通过冗余操作修复的)的一批载货(a shipment)之后，在正常操作状态下应用指示缺陷存储单元地址的地址(例如，地址(00))，从而解码地址的信号比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)分别对应(00，01，10，11)，产生处于第二逻辑电平的工作使能信号ENB，产生分别处于第一逻辑电平和第二逻辑电平的控制信号对A，/A，产生分别处于第一逻辑电平和第二逻辑电平的控制信号对B，/B。因为当上电条状信号VCCHB应用在第一逻辑电平时，NMOS晶体管NM1会导通，所以可以将工作使能信号ENB设置到第二逻辑电平，从而切断主熔丝MF。
反相器锁存器L1的输出EN可以转变为第一逻辑电平，工作使能信号ENB(例如，输出反相器IN3的输出)可以转变为第二逻辑电平。当上电条状信号VCCHB转变为第二逻辑电平时，NOMS晶体管NM1会截止并且反相器锁存器L1的输出EN会保持在第一逻辑电平。上电条状信号VCCHB和工作使能信号ENB可以在第二逻辑电平保持给定时间周期。
在另一个示例中，如果控制信号对A，/A的输出控制信号A和/A分别设置到第一逻辑电平和第二逻辑电平，则当上电条状信号VCCHB应用在第一逻辑电平时NMOS晶体管NM1会导通，从而切断控制熔丝F1。反相器锁存器L2的控制信号A(例如，控制信号对A，/A的控制信号)可以转变为第一逻辑电平，NOR门电路NOR1的控制信号/A(例如，用于NOR选通工作使能信号ENB和控制信号A)可以转变为第二逻辑电平。当上电条状信号VCCHB转变为第二逻辑电平时，NMOS晶体管NM1截止并且反相器锁存器L2的控制信号A保持在第一逻辑电平。因此，上电条状信号VCCHB和控制信号对A，/A的控制信号A和/A可以在它们各自的逻辑电平保持给定时间周期。
此外，在另一个示例中，如果产生分别处于第一逻辑电平和第二逻辑电平的控制信号对B，/B的控制信号B和/B，则第二控制熔丝330的操作与上述有关第一控制熔丝310的示例操作类似，其中控制信号号对A，/A的控制信号A和/A分别设置到第一和第二逻辑电平。
在另一个示例中，如果工作使能信号ENB被激活，则控制信号号对A，/A和控制信号号对B，/B分别转变为第二逻辑电平、第一逻辑电平、第二逻辑电平、第一逻辑电平和第二逻辑电平，工作使能晶体管450截止，第一多路复用器410的晶体管M1和M4导通，以及第二多路复用器430的晶体管M5导通。冗余使能信号RENi转变为第一逻辑电平并且被输出到程序输出端F01。冗余使能信号RENi对应于解码地址的信号比特DA01<0>，例如地址<00>。(例如，当地址<00>应用于半导体设备(例如半导体存储器设备)正常工作中时激活了冗余使能信号RENi时)可以通过切断主熔丝MF和控制熔丝F1和F2而对地址<00>执行冗余操作，从而调试或校正包括冗余程序电路405的半导体设备。
可选择地，在另一个示例中，如果对于地址(01)执行了冗余操作，则解码地址的信号比特DA01<1>对应于地址(01)并且主熔丝MF和控制熔丝F2切断。在另一可选择的示例中，如果对于地址(10)执行了冗余操作，则解码地址的信号比特DA01<1>对应于地址(10)并且主熔丝MF切断。在另一可选择的示例中，如果对于地址(11)执行了冗余操作，则解码地址的信号比特DA01<1>对应于地址(11)并且主熔丝MF和控制熔丝F1切断。
在本发明另一个示例性实施例中，参考图5，可以利用控制数量少于地址比特(例如，解码地址的地址比特)的数量的多个熔丝的多路复用器执行冗余操作。
图6是说明根据本发明另一个示例性实施例的图4的冗余程序电路405的电路图。
在一个示例中，与基于具有4比特的解码地址包括第一和第二控制熔丝310/330的图5相对比，图6示出了基于具有16比特的解码地址的7个控制熔丝(例如，310、330、311、331、332、312、333等)。
在本发明的一个可选择示例性实施例中，如果解码地址的信号比特增加到16比特，则冗余控制电路(例如，冗余程序电路405)可以包括更多数量的控制熔丝(例如，7个)和许多多路复用器。
在图6的示例性实施例中，图5的第二多路复用器430可以是分别对应程序输出端F01、F02、F03的多个多路复用器中的一个，它们的输出被AND门电路500接收。AND门电路500的输出是冗余使能信号RENi。
在图6的示例性实施例中，冗余程序电路405总计可以包括八个熔丝(例如，包括一个主熔丝MF和七个控制熔丝310/311/312/330/331/332/333)。因此，对于冗余操作可以使用比解码地址比特少的控制熔丝。
在本发明的另一个示例性实施例中，控制熔丝可以安装在控制熔丝部分300内，并且利用多路复用操作产生冗余使能信号RENi。上述示例性实施例允许解码地址的信号比特的减少(例如，减半)，从而可以减少用于冗余程序的熔丝数量。熔丝数量的减少可以减小芯片尺寸。此外，通过减少熔丝的数量，可以减少切断操作的数量，从而提高冗余操作(例如，修复或调试包括冗余程序电路405的半导体设备的时间)的效率和速度。
图7是说明根据本发明另一个示例性实施例的冗余程序电路700的框图。
在图7的示例性实施例中，冗余程序电路包括主熔丝部分200(例如，如上面参考图4-6所描述的)、控制熔丝部分300(例如，如上面参考图4-6所描述的)、多路复用器420、以及程序熔丝部分440。下面将参考图8和9的示例性实施例更详细地描述图7中示出的元件。
图8是说明根据本发明另一个示例性实施例的图7的冗余程序电路700的电路图。
在图8的示例性实施例中，主熔丝部分200可以用作如上参考图5所述的主熔丝部分200。控制熔丝部分300可以用作在图5的控制熔丝部分300中的第一控制熔丝310。多路复用器420可以用作图5的第一多路复用器410。因此，为了简洁，在图8示例性实施例的描述中省去了主熔丝部分200、控制熔丝部分300和多路复用器420的描述。
在图8的示例性实施例中，程序熔丝部分440包括程序熔丝FU1和FU2。当工作使能晶体管450截止时，程序熔丝部分440工作(例如，变为使能)。当工作使能信号ENB被激活(例如，转变为第二逻辑电平)时，基于分别与多路复用器420的输出端OU1和OU2对应连接的熔丝FU1和FU2中的至少一个程序熔丝(例如，没有切断FU1而切断FU2)，程序熔丝部分440转变为与给定比特(例如DA01<0>)相关的逻辑电平。程序熔丝部分440的输出由程序输出端F01接收。
在本发明的另一个示例性实施例中，程序熔丝部分440可以通过连接到第一输出端OU1的熔丝FU1将从第一输出端OU1接收的逻辑电平传送到程序输出端F01。由于连接到可独立于或从第一输出端OU1分开的至少一个输出端OU2的熔丝FU2的切断，输出端OU2不可以操作地连接到程序输出端F01。在可选择的示例中，熔丝FU2可以不切断而熔丝FU1切断(例如，基于用于冗余操作的另一个所接收的信号比特)。
在图8的示例性实施例中，当解码地址的信号比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)包括4比特时，冗余使能信号RENi可以设置到第一逻辑电平并且可以被输出到程序输出端F01。例如，如果缺陷存储单元的地址是地址(00)，则主熔丝MF、控制熔丝F1和程序熔丝FU2被切断(例如通过激光束)从而执行冗余操作。
在另一个示例中，信号比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)分别对应(00，01，10，11)。在另一个示例中，冗余使能信号RENi对应于解码地址的信号比特DA01<0>，例如地址(00)。当对于地址(00)而激活冗余使能信号RENi(例如当在半导体设备(例如半导体存储器设备)的正常工作中可以应用地址(00)时)时，可以通过切断主熔丝MF、控制熔丝F1和程序熔丝FU2在地址(00)执行冗余操作，从而调试或校正半导体设备的操作。
可选择地，在另一个示例中，冗余使能信号RENi可以对应于解码地址的信号比特DA01<1>，例如地址(01)。解码地址的信号比特DA01<1>可以对应于地址(01)，并且可以切断主熔丝MF和程序熔丝FU2。在另一个替换性示例中，冗余使能信号RENi可以对应于解码地址的信号比特DA01<2>，例如地址(10)。解码地址的信号比特DA01<2>可以对应于地址(10)，并且可以切断主熔丝MF和程序熔丝FU1。在另一个替换性示例中，冗余使能信号RENi可以对应于解码地址的信号比特DA01<3>，例如地址(11)。解码地址的信号比特DA01<3>可以对应于地址(11)，并且可以切断主熔丝MF、控制熔丝F1和程序熔丝FU1。
在图8的另一个示例性实施例中，地址(00)可以指示缺陷存储单元的地址并且可以应用于半导体设备的正常工作期间。解码地址的信号比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)可以分别对应(00，01，10，11)。可以产生处于第二逻辑电平的工作使能信号ENB，并且可以产生控制信号对A，/A使得控制信号A处于第一逻辑电平而控制信号/A处于第二逻辑电平。
可以截止工作使能晶体管450，导通多路复用器420的晶体管M1和M4，不切断程序熔丝FU1。因此，可以将第一逻辑电平的冗余使能信号RENi输出到程序输出端F01。接收的冗余使能信号RENi可以对应解码地址的信号比特DA 01<0>，其可以是地址(00)。(例如，当在半导体设备的工作期间应用缺陷存储单元的地址(00)时)可能需要冗余操作来通过切断主熔丝MF、控制熔丝F1和程序熔丝FU1而调试半导体设备。
在图8的另一个示例性实施例中，缺陷存储单元的地址可以是地址(01)。在此示例中，冗余操作可以切断主熔丝MF和程序熔丝FU2来调试半导体设备。
在图8的另一个示例性实施例中，缺陷存储单元的地址可以是地址(10)。在此示例中，冗余操作可以切断主熔丝MF和程序熔丝FU1来调试半导体设备。
在图8的另一个示例性实施例中，缺陷存储单元的地址可以是地址(11)。在此示例中，冗余操作可以切断主熔丝MF、熔丝F1和程序熔丝FU1来调试半导体设备。
在图8的另一个示例性实施例中，可以执行冗余程序从而可以执行多路复用操作，这样可以控制解码行地址和/或解码列地址的信号比特，由此(例如，与传统的冗余操作相比)减少了使用熔丝的数量和缩短了冗余操作持续的时间。
图9是说明根据本发明另一个示例性实施例的图7的冗余程序电路700的电路图。
与其中如果解码地址的信号比特包括4比特则熔丝数量是4(一个主熔丝MF、一个控制熔丝F1、和两个程序熔丝FU1、FU2)的图8示例性实施例相比，图9示出了当解码地址的信号比特增加时熔丝数量减少的本发明的另一个示例性实施例。
在图9的示例性实施例中，如果解码地址的信号比特增加到16比特，则冗余程序电路900中包括12个熔丝，其中一个主熔丝MF、3个控制熔丝和8个程序熔丝(例如，FU1-FU8)。
图10是说明根据本发明另一个示例性实施例的冗余程序电路1000的电路图。
在图10的示例性实施例中，冗余程序电路1000包括主熔丝部分200和控制熔丝310、312、313、314、315，通过这些熔丝解码地址的信号比特(DA01<0>，DA01<1>，DA01<2>，DA01<3>)和解码地址的信号比特(DA56<0>，DA56<1>，DA56<2>，DA56<3>)可以被多路复用并且可以通过程序输出端F01和F03输出。解码地址的信号比特(DA234<0>-DA234<7>)可以被多路复用并且通过程序输出端F02输出，并可以将控制信号对B，/B、C，/C、D，/D应用于多路复用器。通过AND门电路500可以选通端F01、F02、F03处的逻辑电平(例如，第一逻辑电平、第二逻辑电平等)。AND门电路500可以输出冗余起劝信号RENi。
在图10的示例性实施例中，冗余程序电路1000总计可以包括十个熔丝(例如，一个主熔丝和九个熔丝)。
图11是说明根据本发明另一个示例性实施例的半导体存储器设备1100的框图。
在图11的示例性实施例中，半导体设备1100通常可以与图1的传统半导体设备107类似地工作。然而，图11的半导体设备1100包括行备用电路10a和列备用电路11a，与图1的行备用电路10和列备用电路11相比，它们的功能不同。
在图11的示例性实施例中，行预解码器6解码地址的部分信号比特(例如，行预解码器6的输出)可以被传送到输入线LI1，从而传送到行备用电路10a。从行内部地址产生器4输出的内部地址的部分信号比特(例如，行预解码器6的输入)可以被传送到输入线LI2，从而传送到行备用电路10a。
在图11的示例性实施例中，列预解码器7解码地址的部分信号比特(例如，行预解码器7的输出)可以被传送到列备用电路11a。从列内部地址产生器5输出的内部地址的部分信号比特(例如，列预解码器7的输入)可以由列备用电路11a接收。
在图11的示例性实施例中，熔丝可以相对于解码地址比特一一对应地设置。熔丝还可以在解码之前对应上述部分地址比特设置。
图12是说明根据本发明另一个示例性实施例的图11的行备用电路10a/列备用电路11a的例子的框图。
图13是说明根据本发明另一个示例性实施例的图12的行备用电路10a/列备用电路11a的电路图。
在图12和图13的示例性实施例中，行备用电路10a/列备用电路11a包括用于产生工作使能信号EN和ENB的主熔丝部分90。下面将参考图14对行备用电路10a/列备用电路11a作更详细的描述。行备用电路10a/列备用电路11a还可以包括第一熔丝盒部分92/94、第二熔丝盒部分100/110/120和门控部分130。
图14是说明根据本发明另一个示例性实施例的图12的主熔丝部分90的电路图。主熔丝90包括PMOS晶体管PM14和NMOS晶体管NM14，它们每个都连接到主熔丝MF。晶体管PM14和NM14接收上电条状信号VCCHB。主熔丝部分90还可以包括反相器锁存器L14，其包括反相器IN141和IN142。主熔丝部90可以进一步包括输出反相器143。
在图12和图13的示例性实施例中，第一熔丝盒部分92和94包括程序熔丝，其对应于各解码信号比特DA01<0:3>和DA56<0:3>设置。第一熔丝盒部分92和94可以响应于工作使能信号EN/ENB而分别产生第一熔丝盒输出信号F001和F056。
在图12和图13的示例性实施例中，第二熔丝盒部分100、110和120包括程序熔丝，其对应于内部地址IADD<2>、IADD<3>和IADD<4>的信号比特设置，这些信号比特在对所应用的外部地址进行解码之前产生。第二熔丝盒部分100/110/120可以响应于工作使能信号EN/ENB而分别产生第二熔丝盒输出信号F02、F03和F04。
在图12的示例性实施例中，门控部分130选通(例如，AND选通)第一和第二熔丝盒输出信号F001、F056、F02、F03和F04，并且产生冗余使能信号RENi。
在图13的示例性实施例中，第一熔丝盒部分92包括NMOS晶体管N1-N4，连接到NMOS晶体管N1-N4源极端子的程序熔丝F1-F4，以及工作使能NMOS晶体管M1。
在图13的示例性实施例中，第一熔丝盒部分94包括NMOS晶体管N5-N8，连接到NMOS晶体管N5-N8源极端子的程序熔丝F5-F8，以及工作使能NMOS晶体管M2。
在图13的示例性实施例中，第二熔丝盒部分100包括程序熔丝F9，反相器IN131/IN132，以及NMOS晶体管N9-N16。第二熔丝盒部分120包括程序熔丝F11，反相器IN135/IN136，以及NMOS晶体管N25-N32。
在图13的示例性实施例中，选通部分130包括NAND门电路NAN1/NAN2和NOR门电路NOR1。
现在将描述图13中第二熔丝盒部分100的冗余程序操作的示例。
在图13的示例性操作中，在上电初始运行时节点ND1可以保持在第二逻辑电平。如果程序熔丝F9没有切断，则节点ND1的逻辑电平可以转变为第一逻辑电平(例如，通过熔丝F9施加的电源电压VDD，外部电源电压，等)。可以导通NOMS晶体管N10和N12并截止NOMS晶体管N13和N16。NOMS晶体管N12的源极端子可以连接到程序输出端F02。内部地址信号比特IADD<2>的输入逻辑可以通过晶体管N10、晶体管N12和程序输出端F02，并且可以用作NAND门电路NAN2的输入。
可选择地，如果熔丝F9被切断，则信号比特IADD<2>的输入逻辑可被切断(例如，无论信号比特IADD<2>的逻辑电平是多少，该逻辑电平都是第二逻辑电平)。可以激活通过晶体管N11、晶体管N13和程序输出端F02的信号路径，并且由反相器IN1反相的内部地址的信号比特IADD<2>可以用作NAND门电路NAN2的输入。
在图13的示例性实施例中，行/列备用电路10a/11a包括12个熔丝。
图15示出了根据图13示例性实施例的熔丝减少的示例。
在图15的示例性实施例中，行/列备用电路10a/11a中包括11个熔丝(例如，不包括主熔丝MF)。如在本发明的背景技术中所讨论的，传统行/列备用电路10/11包括16个熔丝。
在图15的示例性实施例中，在半导体芯片上每个传统的行/列备用电路10/11会占用空间S1，而每个行/列备用电路10a/11a会占用空间S2。额外的空间S3指示通过采用行/列备用电路10a/11a替代传统的行/列备用电路10/11而得到的空间“节约”量。可以通过去除行/列备用电路10/11的熔丝F12-F16得到额外的空间S3。芯片尺寸减小可以减少半导体设备(例如，半导体设备1100)的设计尺寸和/或修复时间。
图16是根据本发明另一个示例性实施例的冗余程序电路1600的框图。冗余程序电路1600示出了其中解码地址包括16比特的示例。
在图16的示例性实施例中，冗余程序电路1600包括许多熔丝，其对应于外部地址或内部地址的许多比特。与之相比，图1的传统行/列备用电路10/11包括用于解码地址的每个信号比特的熔丝。在该示例中，如果内部地址包括3比特，已解码或正在解码的地址包括8比特，则传统行/列备用电路10/11包括8个熔丝。与之相比，在上述示例中，根据本发明示例性实施例的冗余程序电路1600包括3个熔丝。
在图16的示例性实施例中，冗余程序电路1600包括主熔丝部分210、多个控制熔丝部分311-317、组合部分500、第一解码器411、第二解码器412、以及第三解码器413。
在图16的示例性实施例中，主熔丝部分210包括主熔丝MF，并且产生工作使能信号EN/ENB以指示主熔丝MF的工作状态(例如，主熔丝MF是否被切断)。
图17是说明根据本发明另一个示例性实施例的图16的主熔丝部分210的电路图。
在图17的示例性实施例中，主熔丝部分210包括PMOS晶体管PM17、NMOS晶体管NM171/NM172、以及反相器INV17。如果上电条状信号VCCHB应用于第一逻辑电平并且切断主熔丝MF，则NMOS晶体管NM171导通。反相器INV17的工作使能信号ENB可以转变为第一逻辑电平，工作使能信号EN可以转变为第二逻辑电平。如果上电条状信号VCCHB转变为第二逻辑电平，则NMOS晶体管NM171截止，输出EN保持在第二逻辑电平(例如，通过NMOS晶体管NM172转变为第一逻辑电平)。因此，上电条状信号VCCHB和工作使能信号EN可以保持在第二逻辑电平。
在图16的示例性实施例中，可以基于主熔丝部分210的工作使能信号(例如，EN、ENB等)控制控制熔丝部分311-317，该控制熔丝部分包括多个控制熔丝AF，其可以基于存储单元的缺陷信息来产生作为状态信号的指示控制熔丝切断的工作状态(例如，给定的控制熔丝是否被切断)的第一至第M控制信号对(例如，M是大于或等于2的自然数)。在一个示例中，控制熔丝AF的给定数量可以对应于地址信号的比特数量(例如，内部地址信号、外部地址信号等)。
图18是说明根据本发明另一个示例性实施例的图16的控制熔丝部分311的电路图。
在图18的示例性实施例中，如果应用处于第一逻辑电平的上电条状信号VCCHB并且切断控制熔丝AF，则NMOS晶体管NM181导通。反相器INV18的输出Ai转变为第一逻辑电平，来自选通门电路PG1的输出AiB转变为第二逻辑电平。如果上电条状信号VCCHB转变为第二逻辑电平，则NMOs晶体管NM181截止并且节点N02保持在第二逻辑电平(例如，基于NMOS晶体管NM182的转变(on-transition))。因此，上电条状信号VCCHB和控制信号AiB可以保持在第二逻辑电平，而控制信号对Ai可以保护在第一逻辑电平。
图19是说明根据本发明另一个示例性实施例的图16的第一、第二和第三解码器411/412/413以及组合部分500的电路图。
在图19的示例性实施例中，每个第一、第二和第三解码器411/412/413(例如，它们包括至少一个NMOS晶体管)可以响应于第一至第M控制信号对中相应控制信号对的组合逻辑输入将每个以2m比特为单元应用的解码地址信号比特中处于给定逻辑电平(例如，第一逻辑电平、第二逻辑电平等)的给定比特输出到程序输出端F01、F02、F03。
在图19的示例性实施例中，第一解码器411包括单元解码器DA01<0>-DA01<3>，它们可以执行4比特解码地址的冗余解码。每个单元解码器包括NMOS晶体管(例如，在DA01<0>中的NMOS晶体管N1和N2，等)，它们的通道可以串联连接并且可以由组合逻辑输入(例如，2比特组合逻辑输入)控制。
在图19的示例性实施例中，第二解码器412包括单元解码器DA234<0>-DA234<7>，它们可以执行8比特解码地址的冗余解码。每个单元解码器包括NMOS晶体管(例如，在DA234<0>中的NMOS晶体管N1、N2和N3)，它们的通道可以串联连接并且可以由组合逻辑输入(例如，3比特组合逻辑输入)控制。
在图19的示例性实施例中，第三解码器413的配置及运行与第一解码器411(如上所述)类似。
在图19的示例性实施例中，组合部分500可以是AND门电路500，并且可以对从程序输出端F01/F02/F03接收的信号执行AND操作，其输出可以是冗余使能信号RENi。在其他示例性实施例中，组合部分500包括其他组合逻辑结构(例如，AND门电路、NOR门电路、NAND门电路等)。
在图19的示例性实施例中，第一/第二/第三解码器411/412/413中可以不包括熔丝。此外，由存储单元缺陷信息所产生的第一至第M控制信号对包括每个地址比特(例如，内部地址比特、外部地址比特等)仅一个熔丝。
现在参考图19描述操作的示例。在下面的示例中，可以假定，内部或外部地址具有7比特并且包括比特(A6、A5、A4、A3、A2、A1、A0)的冗余使能地址分别对应地址(1111100)。
在图19的示例操作中，可以切断除了对应于地址比特A0和A1的控制熔丝(例如，主熔丝MF和控制熔丝311至317)之外的控制熔丝。A0B和A1B可以由第一解码器411设置到第一逻辑电平。地址比特A2、A3和A4可以设置到第一逻辑电平并且可以由第二解码器412接收。地址比特A5和A6可以设置到第一逻辑电平并且可以由第三解码器413接收。可以从外部信源/设备接收地址(1111100)，该地址可以被地址解码器解码以产生解码地址DA01<0:3>、DA234<0:7>和DA56<0:3>。所产生的解码地址信号在第一解码器411处接收为第一逻辑电平(例如，较高电平)的DA01<0:3>、在第二解码器412处接收为第一逻辑电平(例如，较高电平)的DA234<0:7>、在第三解码器413处接收为第一逻辑电平(例如，较高电平)的DA56<0:3>。所有剩余的解码地址可以在第二逻辑电平(例如，较低电平)。
在上述图19的示例性方法中，可以响应于相应的组合逻辑电平(例如，A0B和A1B)打开或激活与第一解码器411的解码地址DA01<0>(例如，包括NMOS晶体管N1和N2)相对应的单元解码器，被激活的DRA01<0>的第一逻辑电平可以传送到程序输出端F01。在第二解码器412中，可以响应于相应的组合逻辑电平(例如，A2、A3和A4)打开或激活对应于解码地址DA234<7>(例如，包括NMOS晶体管N70/N71/N72)的单元解码器，被激活的DRA234<7>的第一逻辑电平可以被程序输出端F02接收。在第三解码器413中，可以响应于相应的组合逻辑电平(例如，A5和A6)打开或激活对应于解码地址DA56<3>(例如，包括NMOs晶体管N30和N31)的单元解码器，被激活的DRA56<3>的第一逻辑电平可以传送到程序输出端F03。
在上述图19的示例性方法中，每个输出F01、F02和F03都可以转变为第一逻辑电平。解码器411/412/413的输出信号已经由组合部分500所接收。组合部分500对所接收的信号执行AND操作以产生处于第一逻辑电平的冗余使能信号RENi。
在图19的示例性实施例中，可以通过切断主熔丝MF和除了与缺陷地址信号比特相关联的熔丝以外的控制熔丝而形成冗余操作。当在半导体存储设备(例如，半导体设备1100)的正常工作期间应用缺陷地址时，可以打开或激活冗余使能信号RENi，从而调试(例如，校正)半导体设备的操作。
在本发明的另一个示例性实施例中，替代熔丝和解码行地址或解码列地址信号比特之间一一对应的比率，可以利用组合逻辑执行冗余操作。因此，可以以更高速度产生冗余使能信号。此外，可以减少所需的熔丝给定数量。此外，(例如，因为冗余操作中给定熔丝的切断时间可以减少)可以减少分配到冗余操作的持续时间。
在本发明的另一个示例性实施例中，可以减少用于冗余操作的熔丝数量，因此可以减小半导体设备的芯片尺寸，并且可以减少半导体设备的修复时间。
这样已经描述了本发明的示例性实施例，显而易见地，相同方法可以有许多方式的变化。例如，尽管如上述的当逻辑电平转变为第一或第二逻辑电平，应该理解为第一或第二逻辑电平可以转变为任何第一或第二逻辑电平或者从任何第一或第二逻辑电平转变。换句话说，“转变”不一定是指，先前逻辑电平与转变到的逻辑电平不同。
此外，应该理解，在本发明的示例性实施例中，上述第一和第二逻辑电平/状态可以分别对应较高电平(例如，逻辑“1”)和较低电平(例如，逻辑“0”)。可选择地，在本发明的其他示例性实施例中，第一和第二逻辑电平/状态分别可以对应较低逻辑电平和较高逻辑电平。
此外，尽管上述的示例电路(例如，行/列备用电路10a/11a，等)包括给定数量的熔丝，应该理解为本发明其他示例性实施例包括任何数量的熔丝(例如，基于外部/内部、解码/未解码地址长度)。
此外，尽管上面所述的AND门电路/组合部分500示例为AND门电路，应该理解为本发明其他示例性实施例可以采用其他类型的组合逻辑(例如，NOR门电路，NAND门电路，等)。
这些变化被视为不脱离本发明示例性实施例的精神和范围，并且对本领域技术人员显而易见的所有这些修改都包括在所附权利要求的范围内。
本专利申请要求于2004年6月30日申请的韩国专利申请2004-50226和于2004年9月10日申请的韩国专利申请2004-72371的优先权，其全文在此并入本文以供参考。
权利要求
1.一种冗余程序电路，包括主熔丝部分，其包括主熔丝并输出工作使能信号以指示主熔丝的工作状态；至少一个控制熔丝部分，包括至少一个控制熔丝，该至少一个控制熔丝部分输出该至少一个控制熔丝的工作状态指示；和多路复用单元，配置成基于所述工作状态指示和工作使能信号中的至少一个而多路复用解码地址信号比特。
2.根据权利要求1的冗余程序电路，其中所述工作使能信号指示主熔丝是否切断；所述至少一个控制熔丝部分包括至少两个控制熔丝，所述至少一个控制熔丝部分产生作为所述工作状态指示的多个控制信号对，该多个控制信号对指示相应的控制熔丝是否切断；以及所述多路复用单元包括第一多路复用部分和第二多路复用部分。
3.根据权利要求2的冗余程序电路，其中所述第一多路复用部分响应于至少部分所述多个控制信号对将指示解码地址信号比特的一半的逻辑电平输出到至少一个输出端；以及当工作使能信号处于第一逻辑电平时，所述第二多路复用部分至少部分基于除了由第一多路复用部分接收的部分多个控制信号对之外的控制信号对减少从第一多路复用部分的输出端接收的所述信号比特的一半。
4.根据权利要求3的冗余程序电路，其中所述至少一个控制熔丝部分包括基于解码地址的给定数目的控制熔丝。
5.根据权利要求4的冗余程序电路，其中当解码地址的信号比特数目为4比特时，所述至少一个控制熔丝部分包括两个控制熔丝，当解码地址的信号比特数目为8比特时，所述至少一个控制熔丝部分包括三个控制熔丝。
6.根据权利要求2的冗余程序电路，其中所述控制熔丝部分是多个控制熔丝部分中的一个；所述第一多路复用部分是多个第一多路复用部分中的一个；所述第二多路复用部分是多个第二多路复用部分中的一个。
7.根据权利要求1的冗余程序电路，还包括选通部分，用于执行多路复用的解码地址信号比特的逻辑电平的逻辑求和以产生冗余使能信号。
8.根据权利要求3的冗余程序电路，其中所述至少一个输出端不连接到程序输出端。
9.根据权利要求1的冗余程序电路，其中至少一个多路复用的解码地址信号比特与缺陷存储单元相关联。
10.根据权利要求1的冗余程序电路，其中所述主熔丝工作状态指示主熔丝是否切断，所述控制熔丝部分包括至少一个控制熔丝，该控制熔丝部分产生作为工作状态指示的至少一个控制信号对，所述至少一个控制信号对指示相应的控制熔丝是否切断，以及所述多路复用单元包括多路复用部分。
11.根据权利要求10的冗余程序电路，还包括程序熔丝部分，用于从解码地址比特中获得给定的逻辑电平，所述解码地址比特包括在多路复用的解码地址信号比特中。
12.根据权利要求11的冗余程序电路，其中当解码地址比特包括四比特时，包括在控制熔丝和程序熔丝部分内的熔丝数目是三，当解码地址比特包括八比特时，包括在控制熔丝和程序熔丝部分内的熔丝数目是五。
13.根据权利要求1的冗余程序电路，还包括多个程序熔丝部分，该多个程序熔丝部分的每个用于从解码地址比特中获得给定的逻辑电平，所述解码地址比特包括在多路复用的解码地址信号比特中；信号产生部分，用于从所述多个程序熔丝部分接收多个逻辑电平，将所接收的多个逻辑电平组合并且输出组合的结果作为冗余使能信号，其中所述至少一个控制熔丝部分包括多个控制熔丝部分，该多个控制熔丝部分的每个具有控制熔丝并产生控制信号对，该控制信号对作为指示控制熔丝工作状态的状态信号，所述多路复用单元包括多个多路复用部分，该多个多路复用部分的每个输出指示少于解码地址的所有信号比特的逻辑电平。
14.根据权利要求11的冗余程序电路，其中所述程序熔丝部分在工作使能信号处于第一逻辑电平时传送从多路复用部分的输出端接收的逻辑电平并且切断与该输出端对应的熔丝。
15.根据权利要求11的冗余程序电路，其中所述工作使能信号指示主熔丝是否切断，所述至少一个控制熔丝部分包括至少两个控制熔丝，所述控制熔丝部分产生作为所述工作状态指示的多个控制信号对，该多个控制信号对指示相应的控制熔丝是否切断；以及所述多路复用单元包括第一多路复用部分、第二多路复用部分和第三多路复用部分。
16.根据权利要求15的冗余程序电路，还包括多个程序熔丝部分，该多个程序熔丝部分的每个输出解码地址中多个比特之一的给定逻辑电平，所述解码地址比特包括在多路复用的解码地址信号比特中；以及信号产生部分，用于对从第一和第二程序输出端接收的逻辑电平执行逻辑操作，并且基于所执行的逻辑操作而产生冗余使能信号。
17.根据权利要求15的冗余程序电路，其中所述第二多路复用部分响应于多个控制信号对中的相应控制信号对输出少于所应用的解码地址中所有信号比特的逻辑电平，所述第三多路复用部分响应于除了由第一和第二多路复用部分接收的控制信号对以外的控制信号对减少所述第二多路复用部分输出端的逻辑电平的数目直到获得单个比特输出，并且将所述单个比特传送到程序输出端。
18.根据权利要求15的冗余程序电路，其中每个第一、第二和第三多路复用部分包括至少一个NMOS晶体管。
19.根据权利要求18的冗余程序电路，其中响应于从所述至少一个NMOS晶体管的相应栅极端接收的控制信号对，所述至少一个NMOS晶体管选择性地传送施加到所述至少一个NMOS晶体管的漏极端的信号比特的逻辑电平。
20.根据权利要求15的冗余程序电路，其中所述控制熔丝部分包括至少五个控制熔丝并且产生第一、第二、第三、第四和第五控制信号对作为指示相应控制熔丝的工作状态的工作状态指示；所述多路复用单元还包括第四和第五多路复用部分，响应于第一、第二、第三、第四和第五控制信号对中的至少一个，所述第一和第五多路复用部分将包括在以4比特单元应用的多路复用的解码地址信号比特中的相应信号比特的逻辑电平输出到相应的第一输出端，每个所述第一和第五多路复用部分都具有独立于第一输出端的第二输出端；所述程序熔丝部分在工作使能信号被激活时通过对应于第一输出端连接的每个熔丝传送对应于程序输出端的第一输出端的逻辑电平，并且切断连接到相应第二输出端的每个熔丝以使每个第二输出端不能可运行地连接到相应程序输出端；响应于第二控制信号对，所述第二多路复用部分将以8比特单元应用的多路复用的解码地址信号比特中的给定信号比特的逻辑电平输出到第一输出端，该第二多路复用部分具有独立于第一输出端的三个输出端；响应于第三控制信号对，所述第三多路复用部分将第二多路复用部分的第一、第二、第三和第四输出端的逻辑电平输出到第一和第二中间输出端；以及所述第四多路复用部分在工作使能信号被激活时响应于第四控制信号对将第一中间输出端的逻辑电平传送到相应程序输出端，并且与从相应程序输出端断开第二中间输出端。
21.根据权利要求20的冗余程序电路，还包括信号产生部分，用于选通程序熔丝部分的程序输出端和第四多路复用部分的程序输出端的逻辑电平并且产生冗余使能信号。
22.一种冗余程序电路，包括主熔丝部分，包括主熔丝并产生指示该主熔丝的工作状态的工作使能信号；第一熔丝盒部分，包括设置用于对应解码地址的信号比特的第一程序熔丝，并且响应于工作使能信号而产生第一熔丝盒输出信号；第二熔丝盒部分，包括设置用于对应内部地址的信号比特的第二程序熔丝，并且响应于工作使能信号而产生第二熔丝盒输出信号；以及选通部分，用于选通第一和第二熔丝盒输出信号并且产生冗余使能信号。
23.根据权利要求22的冗余程序电路，其中所述工作状态指示主熔丝是否切断。
24.根据权利要求22的冗余程序电路，其中冗余使能信号被冗余行解码器或冗余列解码器接收。
25.根据权利要求22的冗余程序电路，其中所述解码地址是从预解码器输出的地址，所述内部地址是被预解码器接收的地址。
26.一种执行冗余程序操作的方法，包括产生工作使能信号；产生至少一个控制信号对；至少部分基于所述至少一个控制信号对中的第一信号对，选择性地输出至少部分解码地址的逻辑电平；以及至少部分基于所述至少一个控制信号对，多路复用所述选择性输出的逻辑电平以获得冗余使能信号。
27.根据权利要求26的方法，其中所述冗余使能信号是基于除了所述至少一个控制信号对的第一信号对以外的至少一个控制信号对。
28.根据权利要求26的方法，其中所述多路复用步骤包括减少解码的信号比特，解码地址的该减少部分是冗余使能信号。
29.根据权利要求26的方法，其中所述至少一个控制信号对指示相应控制熔丝的工作状态。
30.一种执行冗余程序操作的方法，包括产生工作使能信号；基于所述工作使能信号是否被激活而产生第一熔丝盒输出信号；在设置用于对应于在应用的外部地址被解码之前产生的内部地址的信号比特的程序熔丝处产生第二熔丝盒输出信号；以及选通所述第一和第二熔丝盒输出信号以产生冗余使能信号。
31.一种减少用于冗余程序操作的熔丝数量的方法，包括分配对应于解码地址的信号比特的第一部分熔丝；分配对应于内部地址的信号比特的第二部分熔丝。
32.根据权利要求31的方法，其中在预解码外部地址之前产生所述内部地址。
33.一种冗余程序电路，包括主熔丝部分，包括主熔丝，并且输出指示主熔丝的工作状态的工作使能信号；至少一个控制熔丝部分，其包括至少一个控制熔丝，该至少一个控制熔丝部分响应于所述工作使能信号而输出该至少一个控制熔丝的工作状态指示；解码部分，用于响应于工作状态指示而对解码地址的信号比特进行解码并且将给定逻辑电平和所述解码地址一起传送到解码输出端。
34.根据权利要求33的冗余程序电路，其中所述解码地址是从在预解码之前生产的内部地址和从外部设备接收的外部地址中的一个地址中所解码的。
35.根据权利要求33的冗余程序电路，其中所述解码部分包括多个解码器，该多个解码器的数量对应于解码地址中的信号比特的数量。
36.根据权利要求35的冗余程序电路，其中每个所述多个解码器包括至少一个NMOS晶体管。
37.根据权利要求36的冗余程序电路，其中用于所述多个解码器的每个的所述至少一个NMOS晶体管包括串联连接的通道。
38.根据权利要求33的冗余程序电路，其中所述至少一个控制熔丝部分包括多个控制熔丝部分，其响应于主熔丝部分的工作使能信号而被控制，所述多个控制熔丝部分包括多个控制熔丝，其数量对应于解码地址的解码地址信号比特的数量；以及所述解码部分是多个解码部分中的一个，每个所述多个解码部分将给定逻辑电平输出到相应的输出端。
39.根据权利要求38的冗余程序电路，还包括组合部分，用于在相应输出端上选通从所述多个解码部分接收的逻辑电平，并且产生作为该选通操作结果的冗余使能信号。
40.根据权利要求38的冗余程序电路，其中在所述多个控制熔丝部分内的控制熔丝的数量等于所述解码地址的解码地址信号比特的数量。
41.根据权利要求39的冗余程序电路，其中当所述解码地址包括八个信号比特时，所述工作状态指示包括三个控制信号对。
42.根据权利要求41的冗余程序电路，其中所述解码地址的所述八个信号比特被基于三个控制信号对产生的八个组合逻辑输入解码。
43.根据权利要求39的冗余程序电路，其中所述组合部分包括AND门电路。
44.一种执行冗余程序操作的方法，包括产生工作使能信号；产生指示至少一个控制熔丝的状态的工作状态指示；以及响应于所述工作状态指示而对解码地址的信号比特进行解码，并且将与缺陷存储单元相关的给定逻辑电平和所述解码地址一起传送到解码输出端。
45.一种用于执行权利要求26所述方法的冗余使能电路。
46.一种用于执行权利要求30所述方法的冗余使能电路。
47.一种用于执行权利要求31所述方法的冗余使能电路。
48.一种用于执行权利要求44所述方法的冗余使能电路。
全文摘要
一种冗余程序电路及其方法。该冗余程序电路包括具有主熔丝的主熔丝部分，其输出指示主熔丝工作状态的工作使能信号；包括至少一个控制熔丝的至少一个控制熔丝部分，该至少一个控制熔丝部分输出该至少一个控制熔丝的工作状态指示；以及多路复用单元，配置成基于所述工作状态指示和工作使能信号中的至少一个而多路复用解码地址的信号比特。
文档编号G11C7/00GK1755837SQ20051009233
公开日2006年4月5日 申请日期2005年6月30日 优先权日2004年6月30日
发明者南正植, 朴祥均, 金光贤, 文炳植, 郑远敞 申请人:三星电子株式会社