专利名称：在数据处理系统内的状态保持的制作方法
技术领域：
本发明一般涉及数据处理系统，更具体地说，涉及在数据处理系 统内的状态保持。
背景技术：
由于例如便携及手持应用的广泛传播使用，因此在数据处理系统 中，较低电力消耗的重要性正在增加。例如，对于手持设备，电池寿 命是非常重要的参数。在大部分的时间，手持设备通常是断开的(例 如处于空闲或深休眠模式)，仅消耗泄漏电力。因此，在延长电池寿 命方面，减小泄漏电流成为日益重要的因素。
减小设备的泄漏电流的一种方法是增加阈值电压。然而，简单地 增加设备的阈值电压可能导致不希望的结果，比如使设备变慢以及限 制了电路性能。
减小泄漏电流的另一种方法是电源选通(power gate)，或切断 某些块的电源。然而，这样做时，电路块的状态会丢失。但是，在许 多电路块中，为了防止重要信息的丟失并且考虑到适当的电路操作和 性能，需要状态保持。因此，需要一种在例如空闲或深休眠模式期间 的用于状态保持的改进的电路和方法，其可以帮助减小泄漏电力并延 长电池寿命。
本发明通过示例的方式被说明并且不限于附图，其中，类似的参 考标记表示相似的元件，其中
图1以方框图形式说明根据本发明的一个实施例的数据处理系
统；图2以局部方框图形式和局部示意图形式说明根据本发明的一个 实施例的状态保持触发器；
图3-6说明对应于根据本发明的多个实施例的诸如图2的状态保 持触发器的状态保持触发器的多个实施例的操作的表格；
图7以示意图形式说明根据本发明的一个实施例的状态保持緩冲
器；
图8说明对应于根据本发明的一个实施例的图7的状态保持緩冲 器的操作的表格；
图9以示意图形式说明根据本发明的另 一实施例的状态保持緩冲
器；
图IO说明对应于根据本发明的一个实施例的图9的状态保持緩 冲器的操作的表格；
图11和图12说明示出根据本发明的多个实施例的图l的数据处 理系统的操作的时序图13以流程图形式说明根据本发明的一个实施例的用于状态保 持的方法；
图14以示意图形式说明根据本发明的另一实施例的状态保持緩 冲器； -
图15说明对应于根据本发明的一个实施例的图14的状态保持緩
沖器的操作的表格；
图16以示意图形式说明根据本发明的另一实施例的状态保持援
冲器；
图17说明对应于根据本发明的一个实施例的图16的状态保持緩
冲器的操作的表格。
本领域的技术人员会意识到，为了简单明确，图中的元件仅是为 了简单和清楚示出的，不必按比例绘制。例如，图中有些元件的尺寸 可相对于其它元件被扩大，以帮助增进对本发明的实施例的理解。
具体实施方式
作为这里所使用的，术语"总线"用来指可被用于传输一种或多种 诸如数据、地址、控制或状态之类的不同类型信息的多个信号或导体。 这里所述的导体可根据单一导体、多个导体、单向导体或双向导体被 说明或被描述。然而，不同的实施例可能改变导体的实现。例如，可 使用单独的单向导体而不是使用双向导体，反之亦然。此外，多个导 体可以被替换为连续地或以时间复用方式传输多重信号的单一导体。 同样，承载多重信号的单一导体可被分成承载这些信号的子集的多个 不同导体。因此，对传输信号来说存在许多选择。
当涉及将信号、状态位或类似装置分别呈现为其逻辑真或逻辑假
状态中时，使用术语"断言(assert)"或"设置"和"取消"(或"去断言 (deassert)"或"清除")。如果逻辑真状态为逻辑电平1，则逻辑假 状态为逻辑电平0。如果逻辑真状态为逻辑电平0，则逻辑假状态为逻 辑电平l。因此，这里描述的每个信号均可被设计为正逻辑或负逻辑， 其中，负逻辑可由信号名上面的线条或紧跟信号名的星号(* )来表示。 在负逻辑信号的情况下，信号为低有效，其中逻辑真状态对应于逻辑 电平0。在正逻辑信号的情况下，信号为高有效，其中逻辑真状态对 应于逻辑电平1。注意，这里描述的任何信号均可被设计为负逻辑信 号或正逻辑信号。因此，被描述为正逻辑信号的那些信号可作为负逻 辑信号被实现，被描述为负逻辑信号的那些信号可作为正逻辑信号被实现。
如这里将描述的，通过使用电源选通，可降低电力消耗，在电源 选通中电源从电路块或部分电路块被去除，以便减小泄漏电流。 一个 实施例使用改进的状态保持触发器，当电源从电路被去除或被部分去 除时，该状态保持触发器能够保持状态。另一个实施例使用改进的状 态保持緩冲器，当电源从电路被去除或被部分去除时，该状态保持緩 冲器能够保持状态。如下面将描述的，状态保持触发器和状态保持緩 冲器能够在减小泄漏电流的同时以最少的附加电路保持状态。这里还 描述了使用例如状态保持触发器和緩冲器来减小供电(power)并保 持状态的各种方法。例如， 一个实施例利用硬件方法来进入深休眠模式并且保持状态，而另 一个实施例利用硬件和软件的组合来进入深休 眠模式并且保持状态。
图l说明根据本发明的一个实施例的数据处理系统100。数据处 理系统100包括电压调节器102、晶体管104、时钟控制器116、状 态保持控制器118、休眠域(domain)功能电路124和运行域功能电 路128。电压调节器102提供连续的VDD ( VDDC ) 130和VDD 132， 其中VDDC 130和VDD 132通过晶体管104被耦接。即，晶体管104 的第一电流电极与VDDC 130耦接，晶体管104的第二电流电极与 VDD132耦接。晶体管104的控制电极被耦接以接收来自状态保持控 制器118的电源选通控制信号(VDD control 110)。在例示的实施例 中，晶体管104为PMOS晶体管。VDDC 130被提供到状态保持控制 器118、时钟控制器116、休眠域功能电路124和运行域功能电路128。 VDD 132被提供到休眠域功能电路124。时钟控制器116接收参考时 钟refclk112，向休眠域功能电路124提供休眠域时钟sclk 122，向运 行域功能电路128提供运行域时钟rclk 126，并且通过双向时钟控制 信号134与状态保持控制器118通信。状态保持控制器118接收电源 选通请求(PG req 114)并且向休眠域功能电路124提供电源选通指 示信号(PG120)。注意，数据处理系统100可被置于同一集成电路 上，或者，作为选择，数据处理系统100可被置于任意数量的集成电 路上，或可利用集成电路元件和分立电路元件来实现。数据处理系统 100可以是任何形式的数据处理系统，比如，例如微处理器、数字信 号处理器等或任何形式的信息处理系统。还应注意，在数据处理系统 100的例示的实施例中，诸如VDD control (控制)110、 PG 120和 PG req 114之类的信号均被描述为正逻辑信号。
在操作中，数据处理系统100包括VDDC 130 (其也可被称作连 续供电信号)和VDD 132 (其也被称作选通供电信号)，以向数据处 理系统100的不同部分供电。在例示的实施例中，如本领域所公知的， VDDC 130通过电压调节器102产生，以使VDDC 130为可调控的供 电信号。当VDD 132与VDDC 130耦接时(当VDD control 110为逻辑电平0时，通过晶体管104) ， VDD 132与VDDC 130大致相同， 并且均向数据处理系统100的一部分供电。当VDD control 110为逻 辑电平1时，VDD 132与VDDC 130去除耦接，使得仅VDDC 130向 数据处理系统100的一部分供电，从而不选通VDD132 (即，去除与 VDD132耦接的电路的那些部分的供电)。注意，在可选实施例中， 不同的电路可4皮用来实现晶体管104的功能，以使取决于VDD control 110， VDDC 130和VDD 132向数据处理系统100供电，或者VDDC 130 但不包括VDD132向数据处理系统100供电。例如，可使用其它开关 元件或选通电路，或者可使用任意组合元件。
在例示的实施例中，数据处理系统100包括休眠域功能电路124 和运行域功能电路128。休眠域功能电路124包括其时钟在例如数据 处理系统100处于深休眠模式或处于空闲模式时的低电力期间可被去 除的电路。在这些时间期间，当时钟(例如SCLK122)为off时，电 力也可从部分电路纟皮去除，以帮助减小泄漏电流。例如，在例示的实 施例中，休眠域功能电路接收VDDC130和VDD132，其中，在正常 或全电力操作期间，VDD control 110通过状态保持控制器118被设置 为逻辑电平O,以便将VDD 132与VDDC 130相耦接。因此，在正常 或全电力操作期间，VDDC 130和VDD 132向休眠域电路124供电。 然而，在低电力模式期间(例如sclkl22被断开)，VDD control 110 可被设置为逻辑电平1,以便将VDD 132与VDDC 130去除耦接，从 而不选通VDD 132。在这种情况下，仅部分休眠域功能电路124 (例 如保持状态信息的那些部分)由VDDC 130供电，而被耦接到132的 剩余部分被断电。如下面将描述的，休眠域功能电路124可包括改进 的触发器和緩沖器，它们与VDDC 130组合，可被用来保持休眠域功 能电路124内的状态。
运行域功能电路128包括不能被置于深休眠模式下的电路，因此， 可连续地接收时钟(例如rclk126)和电源(VDDC130)。该电路可 包括例如需要一直保持供电的实时时钟，或其它电路，比如深休眠模 块(其可周期性地唤醒数据处理系统100以检查例如调用或消息的活动)、中断緩冲器(其检测例如键按压的活动)、以及监视数据处理
系统IOO或提供其不应被断开的关键功能的其它块。因此，该电路可
包括非状态保持设备，比如非状态保持触发器和非状态保持緩冲器(其 可作为现今技术中已知的正常触发器和緩冲器操作)。在一个实施例
中，rclk 126是在低电力模式下不会断开的连续时钟。在一个实施例 中，rclk 126是比sclk 122慢的时钟(例如，rclk 126可以是32kHz 时钟，sclkl22可以是13MHz时钟)。因此，与可被接通或断开的sclk 122不同，rclkl26通常不被断开。由于运行域功能电路128正在连续 运行，因此它保持连续供电，并且与接收VDD132的休眠域功能电路 124的那些部分不同，由于其电源不被选通，因此仅接收VDDC130。
尽管图l说明了具有两种不同功能的电路块，但应当理解，数据 处理系统100可包括任意数量的休眠域电路区和运行域电路区。例如， 在一个实施例中，休眠域电路和运行域电路不是物理上分开的块，而 是被相互结合，按需要接收sclk 122、rclk 126、 VDD 130和VDDC 132。 还应当注意，休眠域功能电路124和运行域功能电路128内的电路可 包括任意形式的电路，以通过数据处理系统IOO按需要执行任意形式 的功能。此外，在可选实施例中，数据处理系统IOO可包括任意数量 和形式的电源域电路(除休眠域功能电路和运行域功能电路之外)。 因此，数据处理系统100可对于多种不同应用以多种不同方式^f皮设计。 除了描述状态保持部分的操作所必要的，这里对数据处理系统100的 功能电路不进行更详细的描述。
时钟控制器116基于refclk 112按需要产生sclk 122和rclk 126。 在一个实施例中，refclkl12由晶体振荡器产生，该晶体振荡器可位于 与数据处理系统100的同一集成电路上或数据处理系统100的外部。 因此，根据来自状态保持控制器118的控制(例如通过clk控制信号 134)和来自其它电源管理模块(未示出)的控制信息(如果存在的话)， 时钟控制器116能够按需要断开sclk 122或修改sclk 122和rclk 126。 注意，时钟控制器116接收VDDC130，使得即使在低电力模式期间， 时钟控制器116也可按需要持续控制sclk 122和rclk 126。状态保持控制器118可被用于当进入低电力模式比如深休眠模式 或空闲模式时确保状态被适当地保持。例如，在例示的实施例中，状 态保持控制器118接收PG req 114。该请求可以是从数据处理系统100 内的电源管理模块(未示出)或任何其它电路产生的信号，当需要电 源选通时，该信号对状态保持控制器118进行指示。PGreqll4也可 与可由在数据处理系统100上运行的软件控制的存储器中存储的值 (例如l位)对应。或者，PGreqll4可从数据处理系统100的外部 源被接收。响应接收PG req 114，状态保持控制器118通过clk控制 信号134指示时钟控制器116 sclk 122要被断开，以便进入低电力模 式，其中对部分休眠域功能电路124，电源将被选通断开。状态保持 控制器118还通过PG 120指示休眠域功能电路124电源选通要被执 行。因此，在一个实施例中，响应从时钟控制器116接收sclk 122已 被断开(或者在指示时钟控制器116 sclk 122要被断开之后的预定量 的时间之后)的确认，状态保持控制器118可断言PG120，使得部分 休眠域功能电路124可被断电，并且也可将VDD control 110设置为 逻辑电平1 ，以将VDD 132与VDDC 130去除耦接。下面将参照图ll-l2 的时序图和图13的流程图，更详细地描述时钟控制器116和状态保持 控制器118的操作。
图2说明状态保持触发器200 (其也可被称作状态保留触发器 200)的一个实施例。在例示的实施例中，触发器200是包括耦接到从 部分204的主部分202的主从触发器。触发器200包括开关208，该 开关208具有被耦接以接收输入D的第一端子，和与开关"0的第一 端子及反相器214的输入端耦接的第二端子。开关208具有接收e的 第一控制端子和接收eb ( e的反相)的第二控制端子。开关210具有 与反相器212的输出端耦接的第二端子、接收f的第一控制端子和接 收fb (f的反相)的第二端子。反相器214的输出端和反相器212的 输入端被耦接到开关216的第一端子。开关216的第一控制端子接收 g，开关216的第二控制端子接收gb(g的反相)。开关2W的第二端 子被耦接到开关218的第一端子和反相器222的输入端。开关218的第一控制端子接收h，开关218的第二控制端子接收hb(h的反相)。 开关218的第二端子被耦接到反相器220的输出端。反相器220的输 入端与提供输出Q的反相器222的输出端耦接。因此，注意主部分202 包括至少一个电路元件(例如反相器214)，从部分204包括至少一 个电路元件(例如反相器222),它们与触发器200的输入和输出节 点(例如分别对应于D和Q)串联地被耦接。即，主部分202和从部 分204的至少一个电路元件的每一个均处于从触发器200的输入端到 输出端的数据通道内。触发器200还包括开关控制器206,该开关控制器206接收sclk (比如sclk 122 )、PG信号(比如PG 120 )和VDDC(比如VDDC 130 )， 并且在一个实施例中提供e、 eb、 f、 fb、 g、 gb、 h和hb。在可选实 施例中，开关控制器206可提供e、 f、 g和h, eb、 fb、 gb和hb可分 别通过经由反相器提供e、 f、 g和h而获得。反相器212和214接受 VDD1，反相器222和220接受VDD2。主部分202包括开关210、反 相器212和214，从部分204包括开关218、反相器220和222。注意，开关也可被称作传输门或传递门。如果开关为on或被闭 合(即传递门被启用)，则开关的笫一和第二端子被相互耦接，使得 开关端子之一的值被传给其端子中的另一个。如果开关为off或被断 开(即传递门被禁用)，则开关的第一和第二端子被相互去除耦接， 使得开关端子之一的值不被传给另一端子。在图2的例示的实施例中， 假定开关通过断言e、 f、 g和h(并从而分别去断言eb、 fb、 gb和hb ) 被接通，以及通过去断言e、 f、 g和h (并从而分别断言eb、 fb、 gb 和hb)被断开。因此，注意，在一个实施例中，开关的开关状态指的 是开关是on还是off (即分别被闭合或断开)，使得第一开关状态可 指开关为on或被闭合，第二开关状态可指开关为off或被断开，反之 亦然。在操作中，触发器200接收输入D,并且提供D的值作为输出Q。 例如，将参照图3和6首先描述触发器200的操作，其中假定触发器 200为正沿触发器(相对于sclk)。如图6的表中所说明的，其中已知触发器200为正沿触发器，VDD1 (主部分202中的)与VDD (比 如VDD 132 )耦接，VDD2 (从部分204中的)与VDDC (比如VDDC 130)耦接。现在参照图3，在正常操作期间，当PG被去断言(即被 设置为0)时，VDD1和VDD2向反相器供电，因为在正常操作期间， VDD与VDDC耦接(例如通过晶体管104 )，使得VDD约等于VDDC。 因此，当PG被去断言时，触发器200作为标准正沿触发器工作。即， 当sclk为0时，开关208和218,皮接通并且开关210和216 3皮断开， 使得D的值经由反相器214通过开关208被传送给开关216的第一端 子。然而，由于开关216被断开，因此该值不被传送到反相器222的 输入端。在开关218^皮接通的情况下，通过由反相器220和222形成 的锁存器存储的从部分204中的值保持为输出Q。当sclk为1时，开 关210和216被接通并且开关208和218被断开，使得在开关210被 接通的情况下，D的值通过由反相器212和214形成的锁存器被存储 在主部分202中。反相器214的输出端的先前值通过反相器222被传 送作为输出Q，使得D的先前值此刻呈现为输出Q。
然而，当触发器200要被电源选通时(比如在低电力模式或其它 电源管理模式下)，由于VDD与VDDC去除耦接，因此sclk被断开， 并且VDD1不再向主部分202中的反相器212和214供电。为了保持 状态，由VDDC提供的VDD2仍然向从部分204中的反相器220和 222供电。因此，参照图3，当PG被断言时(设置为1)，开关208 和218被接通，并且开关210和216被断开，使得触发器200的状态 在从部分204中被保持。用这种方式，状态在从部分204中被保持(通 过开关216与主部分202隔离)，同时电源可被从主部分202去除， 从而减少由触发器200消耗的泄漏电力。即，在电源选通期间，与正 常操作期间相比，触发器200消耗较少的电力。此外，注意，当PG 被断言时，sclk被指示为"无关"，因为它不再影响触发器200的操作。 即，当PG被断言时，触发器200与sclk独立地工作。因此，开关控 制器206可以多种不同方式被设计，以实现图3的表的功能，其中开 关控制器206由VDDC供电，使得在低电力模式期间其不会被断电。现在将参照图4和图6描述触发器200的操作，其中将假定触发 器为负沿触发触发器(相对于sclk)。同样，触发器200接收最终被 提供作为输出Q的输入D。如图6的表中所说明的，其中已知触发器 200为负沿触发器，VDD1 (主部分202中的)与VDDC (比如VDDC 130 )耦接，VDD2 (从部分204中的)与VDD (比如VDD 132 )耦 接。现在参照图4，在正常操作期间，当PG被去断言(即被设置为0) 时，VDD1和VDD2向反相器供电，因为在正常操作期间，VDD与 VDDC耦接(例如通过晶体管104),使得VDD约等于VDDC。因 此，当PG被去断言时，触发器200作为标准负沿触发器工作。即， 当sclk为0时，开关210和216,皮接通并且开关208和218,史断开， 使得在开关210被接通的情况下，D的先前值通过由反相器212和214 形成的锁存器被目前存储在主部分202中。在反相器214的输出端的 主部分202中的值通过开关216也被传送并通过反相器222被提供作 为Q。因此，D的先前值被存储在主部分202中并被提供作为输出Q。 当sclk为1时，开关210和216被断开并且开关208和218被接通， 使得D的值通过开关208和反相器214被传送到开关216的第 一端子。 然而，由于开关216被断开，因此该值不会通过开关216传送给从部 分204。在开关218被接通的情况下，从部分204连续地将Q的先前 输出值存储在由反相器220和222形成的锁存器中。
然而，当触发器200要被电源选通时(比如在低电力模式或其它 电源管理模式下)，由于VDD与VDDC去除耦接，因此sclk被断开， 并且VDD2不再向从部分204中的反相器220和222供电。为了保持 状态，由VDDC提供的VDD1仍然向主部分202中的反相器212和 214供电。因此，参照图4，当PG被断言时(设置为1)，开关208 和218被断开，并且开关210和216被接通，使得触发器200的状态 在主部分202中被保持。用这种方式，状态在主部分202中被保持(通 过开关216与从部分204隔离)，同时电源可被从从部分204去除， 从而减少由触发器200消耗的泄漏电力。即，在电源选通期间，与正 常操作期间相比，触发器200消耗较少的电力。注意，当PG被断言时，sclk被指示为"无关"，因为它不再影响触发器200的操作。即， 当PG被断言时，触发器200与sclk独立地工作。因此，用于负沿触 发器的开关控制器206可以多种不同方式被设计，以实现图4的表的 功能，其中开关控制器206由VDDC供电，使得在低电力模式期间其 不会被断电。
因此，如上所述，取决于触发器被设计成正沿触发器或是负沿触 发器，状态可分别被保持在触发器的从部分中或主部分中。即，对于 正沿触发器来说，当进入低电力模式时，提供给触发器的时钟(例如 sclk)在第一状态下停止(其中，该第一状态例如可以是逻辑电平0)。 在这种情况下，在时钟停止时，触发器的从部分包含要被保持的状态。 于是,从部分(例如从部分204)接收VDDC。类似地，对于负沿触 发器来说，当进入低电力模式时，提供给触发器的时钟(例如sclk) 在第二状态下停止(其中，该第二状态例如可对应于逻辑电平1)。 在这种情况下，在时钟停止时，触发器的主部分包含要被保持的状态。 于是，主部分(例如主部分202)接收VDDC。
在有些情况下，当时钟被停止时，不知道触发器200将处于哪种 状态下。即，当提供给触发器的时钟(例如sclk)被停止时不知道其 处于哪种状态下。在这些情况下，当sclk被停止时，将不知道哪部分 (主部分202或从部分204)将会保持希望的状态信息。因此，将参 照图5和图6描述触发器200的操作，其说明了触发器200处于未知 状态下的情况。例如，在紋波(ripple)计数器的情况下，在sclk被 停止时可能不知道有些触发器所处的状态；然而，仍然希望保存状态 信息。紋波计数器仅是具有未知状态触发器的电路的一个示例。即， 其它形式的电路也可使用当sclk被停止时其中触发器的状态为未知的 触发器。在这些形式的情况下，如图6的表中所说明的，VDD1和VDD2 由VDDC提供，使得电源不会从触发器200的从部分或主部分被去除。
例如，参照图5，假定在正常操作期间(当PG被去断言或被设 置为O时)，触发器200作为如上面根据图3所述的正沿触发触发器 工作。然而，注意，在可选实施例中，未知状态的触发器可以是负沿触发器，其中，在正常操作期间，它将作为如上面根据图4所述的负 沿触发器工作。当PG被断言(即被设置为1)，并且sclk被断开时， 开关210和218被接通并且开关208和216被断开，使得状态可被保 持。即，在开关210被接通的情况下，主部分202包括由反相器212 和2"形成的锁存器。类似地，在开关218被接通的情况下，从部分 204包括由反相器220和222形成的锁存器，其中从部分204通过断 开的开关216与主部分202隔离，并且主部分202通过断开的开关208 与其它输入端隔离。此外，电源不从反相器212、 214、 220和222的 任意一个被去除。以这种方式，不管触发器220处于哪种状态，状态 均被保持。即，不管当sclk被断开时是主部分202还是从部分204正 在保持触发器200的状态，状态均被保存，因为主部分202和从部分 204的当前状态被保存。因此，对于这些情况，开关控制器206可使 用任何形式的电路被设计，以实现图5的表的功能。
因此，可理解如何使用修改的状态保持触发器，比如触发器200 可被用于保持状态并减小泄漏电力。取决于所设计的触发器的形式(正 沿、负沿或其是否处于已知状态)，VDD和VDDC可被适当地使用。 在有些情况下，将仅向主部分或从部分之一提供VDDC,在其它情况 下，可向主部分和从部分两者提供VDDC。还应当注意，在例示的实 施例中，触发器200包括两个串联耦接的锁存器(例如主部分202和 从部分204)，该锁存器能够保持状态并且减小或抑制电力损耗而无
需另外的锁存器。
可选实施例可按需要不同地使用开关和电源。例如，用于测试目 的， 一个实施例可使用通过例如测试模式信号(未示出)指示开关控 制器206的测试模式。当测试模式信号被断言时，开关控制器可接通 开关208和216并断开开关210和218，使得输入D被直接发送给输 出Q，而无需被存储在任何锁存器中。此外，注意，在可选实施例中， 触发器200可被不同地设计。例如，在一个实施例中，开关210和反 相器212可被实现为三态反相器(也称作三状态反相器)，其中，当 开关210被启用时，三态反相器将作为反相器，基于其输入输出l或0，并且当开关210被禁用时，三态反相器的输出将为高阻抗(对应于 开关210被断开)。可对反相器220和开关218进行同样的修改。此 外，其它形式的电路或元件也可被用来实现开关208、 210、 216和218。 即，在例示的实施例中，它们以具有耦接在一起的NMOS和PMOS 晶体管的传递门电路来实现。然而，在可选实施例中，它们可被不同 地实现。
因此，在一个实施例中，状态保持触发器包括输入和输出节点以 及两个锁存器。两个锁存器包括主锁存器和从锁存器，其中每个包括 与输入和输出节点串联耦接的电路元件，第一个锁存器被配置成在其 中电源被与笫二个锁存器去除耦接的电源管理模式期间保持触发器的 状态。在另一个实施例中，状态保持触发器包括输入和输出节点以及 两个锁存器。两个锁存器包括主锁存器和从锁存器，其中每个包括与 输入和输出节点串联耦接的电路元件，第 一个锁存器被耦接以利用第 一供电信号工作，第二个锁存器被耦接以利用第二供电信号工作，第 二供电信号为可调控的供电信号。在又一个实施例中，状态保持触发 器包括输入节点、输出节点、包括多个电路元件的主部分和包括多个 电路元件的从部分，其中输入节点、主部分的至少一个电路元件、从 部分的至少一个电路元件和输出节点被串联耦接，并且其中主部分和 从部分的至少一个的至少第一电路元件被配置成在电源管理模式期间 接收供电，其中在电源管理模式中电源被与主部分和从部分的至少一 个中的至少第二电路元件去除耦接。此外，在另一个可选实施例中， 电路包括状态保持触发器，该状态保持触发器包括从输入端到输出端 的数据通路、在数据通路中具有第一电路元件并且被耦接以接收来自 输入端的数据的主回路电路、在数据通路中具有第二电路元件并且被 耦接以接收来自第一电路元件的数据并向输出端提供数据的从回路电 路、和状态保持控制装置。该状态保持控制装置包括使主回路电路能 够保持触发器的状态的装置、使从回路电路能够保持触发器的状态的 装置或使主回路电路和从回路电路均能保持触发器的状态的装置。
图7说明根据本发明的一个实施例的状态保持緩冲器300的示例。响应PG120，状态保持緩冲器300能够被电源选通，以便在保持 当前状态的同时减小泄漏电力。状态保持緩冲器300接收输入A (其 也可被称作緩冲数据输入)并且提供输出Y (其也可被称作緩沖数据 输出)。状态保持緩沖器300包括反相器302，该反相器302具有接 收A的输入端和与反相器304的输入端及反相器306的输出端耦接的 输出端。反相器304的输出端提供输出Y并且与反相器306的输入端 耦接。反相器302的反相允许输入端耦接以接收PG (例如PG 120 ) 并且与反相器308的输入端耦接。反相器308的输出端与反相器306 的反相允许输入端耦接。反相器302接收VDD，反相器304、 306和 308接收VDDC。因此，第一緩冲部分(例如反相器302)接收第一 供电信号(例如VDD)，而第二緩冲部分(例如反相器304、 306和 308)接收第二供电信号(例如VDDC)。
下面将参照图8的表描述状态保持緩冲器300的操作。在正常操 作期间，当PG被去断言时，当1作为输入A被接收时，l作为输出 Y被提供。类似地，当O作为输入A被接收时，O作为输出Y被提供。 即，参照图7，当PG被去断言时(即逻辑电平0),反相器302被启 用而反相器306被禁用。以这种方式，输入A通过反相器302和304 (也称作数据通路反相器)被提供，从而提供输出Y。此外，当PG 被去断言时，所有反相器302、 304、 308和306被加电，因为VDD 与VDDC耦接(例如通过图l的晶体管104)并从而约等于VDDC。 然而，当PG被断言(即设置为逻辑电平1)用于比如低电源模式期 间的电源选通时，输出Y保持其状态(并且输入A可按"无关"来处理， 因为它不再影响状态保持緩冲器300的操作)。即，在PG被断言时 无论Y怎样，Y均保持在该值。参照图7，当PG被断言(即逻辑电 平1)时，反相器302被禁用并且反相器306被启用。此外， 一旦PG 被断言，则VDD可与VDDC去除耦接，使得仅反相器304、 306和 308保持加电。因此，反相器302不再接受供电，从而减小泄漏电力。 在PG被断言时，输出Y的值由反相器304和306形成的锁存器保持。 还应当注意，在反相器302和306的反相允许输入端之间耦接的反相器308确保反相器302和306不被同时启用，从而防止反相器302的 输出端的数据争用问题。然而，在可选实施例中，反相器308可能不 存在，或者其它电路可能被用来防止数据争用。因此，注意，状态保 持緩冲器300可被用于在电源选通期间保持输出Y的状态。还注意， 不必知道输出Y的状态。即，在电源选通期间不管输出Y是0还是1， 状态均被保持，因为输出Y通过反相器306被反馈到反相器304的输 入端。
图9说明根据本发明的另一个实施例的状态保持緩沖器400。状 态保持緩沖器400与状态保持緩冲器300类似；然而，它可在要被保 持的状态是已知的时被使用。状态保持緩冲器400接收输入A (其也 可被称作緩沖数据输入)并且提供输出Y (其也可被称作緩冲数据输 出)。状态保持緩冲器400包括反相器402,该反相器402具有接收 A的输入端和与反相器404的输入端及反相器406的输出端耦接的输 出端。反相器404的输出端提供输出Y。反相器406的输入端接收状 态保持输入S。反相器402的反相允许输入端被耦接以接收PG (例如 PG120)并与反相器408的输入端耦接。反相器408的输出端与反相 器406的反相允许输入端耦接。反相器402接收VDD,反相器404、 406和408接收VDDC。因此，第一緩冲部分(例如反相器402)接 收第一供电信号(例如VDD)，而第二緩冲部分(例如反相器404、 406和408)接收第二供电信号(例如VDDC)。
下面将参照图10的表描述状态保持緩冲器400的操作。在正常 操作期间，当PG被去断言时，当1作为输入A被接收时，l作为输 出Y被提供。类似地，当O作为输入A被接收时，O作为输出Y被提 供。即，参照图9，当PG被去断言时(即逻辑电平0)，反相器402 被启用而反相器406被禁用。以这种方式，输入A通过反相器402和 404 (也称作数据通路反相器)被提供，从而提供输出Y。此外，当 PG被去断言时，所有反相器402、 404、 408和406被加电，因为VDD 与VDDC耦接(例如通过图l的晶体管104)并从而约等于VDDC。 注意，当PG被去断言时，状态保持输入S按"无关"来处理，因为当PG不被断言时，它不会影响状态保持緩沖器400的操作。
然而，当PG被断言(即设置为逻辑电平1)用于比如低电源模 式期间的电源选通时，通过提供状态保持输入S作为输出Y保持状态 (并且A可按"无关"来处理，因为它不再影响状态保持緩冲器400的 操作)。因此，在本实施例中，在电源选通期间，S可被设置为状态 保持緩冲器400的输出所需的任何值。例如，如果当PG被断言时已 知保持緩沖器400处于什么状态，则S可相应地被设置，使得在电源 选通期间其被提供作为输出Y。以这种方式，响应于接收S和反相电 源选通指示信号(例如PG),状态电路(例如反相器406)设置緩沖 器的状态。在一个实施例中，S比如通过例如晶体管被硬布线，以向 反相器406的输入端提供逻辑电平1或0。或者，S可以是由软件(比 如对应于存储位)或硬件(比如通过可编程熔丝)设置的可编程值。
因此，参照图9，当PG被断言(即逻辑电平1)时，反相器402 被禁用并且反相器406被启用。此外， 一旦PG被断言，则VDD可与 VDDC去除耦接，使得仅反相器404、 406和408保持加电。因此， 反相器402不再接受供电，从而减小泄漏电力。在PG被断言时，输 出Y的值通过反相器406和404由状态保持输入S来提供。还应当注 意，在反相器402和406的反相允许输入端之间耦接的反相器408确 保反相器402和406不被同时启用，从而防止反相器402的输出端的 数据争用问题。然而，在可选实施例中，反相器408可能不存在，或 者其它电路可能被用来防止数据争用。因此，注意，状态保持緩冲器 400可被用于在使用状态保持输入S的电源选通期间，比如当输出Y 的状态是已知时保持输出Y的状态。
图14说明根据本发明的另一实施例的状态保持緩冲器500。当要 被保持的状态已知为逻辑电平0时可使用状态保持緩冲器500，并且 可使用硬布线的上拉晶体管保持状态。状态保持緩冲器500接收输入 A (其也可被称作緩沖数据输入)并提供输出Y (其也可被称作緩冲 数据输出)。状态保持緩冲器500包括反相器502，该反相器502具 有接收A的输入端和与反相器504的输入端耦接的输出端。反相器504的输出端提供输出Y。反相器502的反相允许输入端被耦接以接收PG (例如PG120)并与反相器508的输入端耦接。状态保持緩冲器500 还包括上拉晶体管510，该上拉晶体管510具有与反相器504的输入 端耦接的第一电流电极(也称作第一电流处理端子)和与VDDC耦接 的第二电流电极(也称作第二电流处理端子)。反相器508的输出端 与上拉晶体管510的控制电极(也称作控制端子)耦接。反相器502 接收VDD,反相器504和508接收VDDC。因此，第一緩冲部分(例 如反相器502)接收第一供电信号(例如VDD)，而第二緩冲部分(例 如反相器504和508)接收第二供电信号(例如VDDC)。此外，注 意，在本实施例中，晶体管510的第二电流电极与在本实施例中对应 于VDDC的状态保持输入S耦接。
下面将参照图15的表描述状态保持緩冲器500的操作。在正常 操作期间，当PG被去断言时，当1作为输入A被接收时，l作为输 出Y被提供。类似地，当O作为输入A被接收时，O作为输出Y被设 置。即，参照图14,当PG被去断言时(即逻辑电平0)，反相器502 被启用并且上拉晶体管510被断开(由于在其控制电极的值为逻辑电 平1)。以这种方式，输入A通过反相器502和504 (也称作数据通 路反相器)被提供，从而提供输出Y。此外，当PG被去断言时，所 有反相器502、 504和508被加电，因为VDD与VDDC耦接(例如通 过图1的晶体管104)并从而约等于VDDC。
然而，当PG被断言(即设置为逻辑电平l)用于比如低电源模 式期间的电源选通时，状态通过上拉晶体管510被保持。即，当PG 被断言时，上拉晶体管510被接通，以将反相器504的输入端耦接到 VDDC，从而将其上拉到逻辑电平1。因此，反相器504的输出被保 持在逻辑电平0。以这种方式，响应于接收状态保持输入(例如被耦 接到晶体管510的第二电流电极的VDDC)和反相电源选通指示信号 (例如PG)，状态电路(包括例如上拉晶体管510)设置緩沖器的状 态。因此，参照图14，当PG被断言时(而逻辑电平1)，反相器502 被禁用，反相器506被启用。此外， 一旦PG被断言，VDD可与VDDC去除耦接，使得仅反相器504和508保持加电。因此，反相器502不 再接受供电，从而减小泄漏电力。
图16说明根据本发明的另 一 实施例的状态保持緩冲器600。当要 被保持的状态已知为逻辑电平1时可使用状态保持緩沖器600，并且 可使用硬布线的上拉晶体管保持状态。状态保持緩沖器600接收输入 A (其也可被称作緩沖数据输入)并提供输出Y (其也可被称作緩冲 数据输出)。状态保持緩沖器600包括反相器602，该反相器602具 有接收A的输入端和与反相器604的输入端耦接的输出端。反相器604 的输出端提供输出Y。反相器602的反相允许输入端被耦接以接收PG (例如PG120)。状态保持緩冲器600还包括下拉晶体管610，该下 拉晶体管610具有与反相器604的输入端耦接的第一电流电极(也称 作第一电流处理端子)和与地电位(GND)耦接的第二电流电极(也 称作第二电流处理端子)。PG (例如PG 120)还提供给下拉晶体管 610的控制电极(也称作控制端子)。反相器602接收VDD,反相器 604接收VDDC。因此，第一緩冲部分(例如反相器602)接收第一 供电信号(例如VDD)，而第二緩沖部分(例如反相器604)接收第 二供电信号(例如VDDC)。此外，注意，在本实施例中，晶体管610 的第二电流电极与在本实施例中对应于GND的状态保持输入S耦接。
下面将参照图17的表描述状态保持緩冲器600的操作。在正常 操作期间，当PG被去断言时，当1作为输入A被接收时，l作为输 出Y被提供。类似地，当O作为输入A被接收时，O作为输出Y被提 供。即，参照图16,当PG被去断言时(即逻辑电平0)，反相器602 被启用并且下拉晶体管610被断开(由于在其控制电极的值为逻辑电 平l)。以这种方式，输入A通过反相器602和604 (也称作数据通 路反相器)被提供，从而提供输出Y。此外，当PG被去断言时，所 有反相器602和604被加电，因为VDD与VDDC耦接(例如通过图 l的晶体管104)并从而约等于VDDC。
然而，当PG被断言(即设置为逻辑电平1)用于比如低电源模 式期间的电源选通时，状态通过下拉晶体管610 ^皮保持。即，当PG被断言时，下拉晶体管610被接通，以将反相器604的输入端耦接到 GND，从而将其下拉到逻辑电平0。因此，反相器604的输出被保持 在逻辑电平1。以这种方式，响应于接收状态保持输入(例如被耦接 到晶体管610的第二电流电极的GND)和电源选通指示信号(例如 PG),状态电路(包括例如下拉晶体管610)设置緩冲器的状态。因 此，参照图16，当PG被断言时(即逻辑电平1)，禁用反相器602 并启用反相器604。此外， 一旦PG被断言，则VDD可与VDDC去 除耦接，使得仅反相器604保持加电。因此，反相器602不再接受供 电，从而减小泄漏电力。
如通过图7-10和图14-17中提供的各种示例可理解的，响应于接 收在状态保持数据输入的状态保持信号和电源选通指示信号，任意形 式的状态设置电路均可被用于设置緩沖器的状态。即，可选实施例可 使用不同形式的电路来提供緩冲器的状态保持，其中，緩沖器的不同 部分可接收不同的供电信号(例如VDD和VDDC)，以便在低电源
模式期间减小泄漏电力。
因此，在一个实施例中，緩冲器包括耦接以接收第一供电信号的
第一緩冲部分和耦接以接收第二供电信号的第二緩冲部分。第一緩冲 部分包括緩冲数据输入，第二緩冲部分包括緩沖数据输出，其中第一 和第二供电信号之一被配置成选择性地启用，而不取决于第一和第二 供电信号的另一个的状态。在该实施例中，第一和第二緩沖部分的每 个可包括在緩冲数据输入和緩冲数据输出之间串联耦接的数据通路部 分，并且第一和第二緩冲部分中的一个可包括在节电模式期间允许緩 冲状态保持的反馈部分。在另一实施例中，电路包括第一供电信号、 耦接以接收并选通第一供电信号进而可控制地提供第二供电信号的选 通电路、和多个緩冲器单元。每个緩冲器单元包括緩冲器输入、緩沖 器输出、具有与緩冲器输入耦接并耦接接收第一供电的反相器输入的 反相器、和具有与反相器输出耦接的锁存器输入和与緩冲器输出耦接 的锁存器输出的锁存器。锁存器被耦接以接收第二供电。在又一实施 例中，通过电路的节电模式保持电路状态的方法包括提供被耦接以接收第一电源信号的第一緩冲部分，其中第一緩冲部分包括緩冲器输入。 该方法还包括提供被耦接以接收第二电源信号的第二緩冲部分，其中 第二緩沖部分包括緩冲器输出。该方法还包括向第一緩沖部分提供第
一电源信号，向第二緩冲部分提供第二电源信号，禁用第一緩沖部分 的第一电源信号，和在禁用第一电源信号的同时将緩沖状态存储在第 二緩冲部分中。在又一可选实施例中，操作单一位緩冲单元的方法包 括向緩沖器的第一部分供电、向援冲器的第二部分供电、和在向緩沖 器的第二部分供电的同时禁用緩冲器的第一部分的电源。
下面将参照图11-13描述根据本发明的不同实施例的状态保持控 制器的操作和信号的定时。图13说明描述根据本发明的一个实施例的 图1的数据处理系统100的操作的流程图500。图11说明对应于硬件 实现的一个实施例的时序图，图12说明对应于软件实现的一个实施例 的时序图(注意，图11和图12中说明的信号按照正逻辑信号被实现， 但在可选实施例中，任何信号也可按负逻辑信号被实现)。因此，下 面将首先参照图l的数据处理系统描述图13的流程图。
参照图13,流程图500从开始501开始，随后流程进到块505， 在块505中接收用于休眠域的电源选通(PG)请求。例如参照图1， 其可以对应于状态保持控制器118接收PG req 114。在一个实施例中， PG req 114可对应于所有休眠域功能电路124，使得当通过PG req 114 接收PG请求时，所有休眠域功能电路124被电源选通。(在本实施 例中，注意，PG请求可被称作整体(global) PG请求)。然而，在 可选实施例中，可通过对应于部分休眠域功能电路124或对应于可被 独立地电源选通的数据处理系统100内其它处的其它部分的休眠域功 能电路的PG req 114接收PG请求。(在这些实施例中，注意，PG 请求也可纟皮称作部分PG请求)。例如，通过PGreqll4接收的每个 PG请求还可包括哪个休眠域要被电源选通的指示(其中要被电源选 通的休眠域例如可以是休眠域功能电路124的一部分)。此外，在具 有可被独立地电源选通的多个部分的该实施例中，每部分可从时钟控 制器116接收相应的sclkl22，从状态保持控制器118接收相应的PG120，并且接收从VDDC 130得到的相应的VDD 132。然而，为了便 于这里的说明，将假定通过PG req 114接收的请求指示所有休眠域功 能电路124要被电源选通。因此，sclkl22、 PG 120和VDD 132均提 供给休眠域功能电路124。
再次参照图13，在接收PG请求之后，流程进到在块510中，相 应的休眠域时钟(sclk)被禁用的。因此，参照图1，在通过PGreq14 接收PG请求时，状态保持控制器118可通过clk控制信号134与时 钟控制器116通信，以使时钟控制器116可禁用sclk 122。因此。对 于所有休眠域功能电路124， sclkl22被禁用(然而，注意，在可选实 施例中，如上所述，可仅对要被电源选通的那些部分休眠域功能电路 禁用sclk 122。在该实施例中，数据处理系统100可被这样设计，即 诸如sclk 122之类的休眠域时钟可被独立地提供给要被单独电源选通 的那些部分)。再次参照图13,随后，流程进到块515，在块515中 确认sclk被禁用的。因此，在一个实施例中，时钟控制器116可将确 认提供给sclk 122已被禁用的状态保持控制器118。
在图13的块515之后，流程进到块520，在块520中相应休眠域 电路的当前状态被保存。例如，休眠域功能电路124可包括如参照图 2、 7、 9、 14和16所描述的触发器和緩沖器。因此，状态保持控制器 118可断言PG120,其中，响应PG120，状态;故保持。例如，状态保 持触发器和緩沖器响应PG120如参照图2、 7、 9、 14和16中的触发 器200和緩冲器300及400的如上所述的保存状态(注意，在可选实 施例中，如上所述，PG120可仅对于要被电源选通的休眠域功能电路 124的那些部分,皮断言，例如，由PGreqll4所指示的。在该实施例 中，数据处理系统IOO可被这样设计，即诸如PG120之类的单独PG 信号可被提供给要被单独电源选通的那些部分。)
在图13的块520之后，流程进到块525，在块525中，供电电压 可从相应休眠域电路的部分被去除或被降低。在图l的示例中，假定 通过PG req 114的PG请求对应于所有休眠域功能电路124，状态保 持控制器118可断言VDD control 110 (即将VDD control 110 i殳置为逻辑电平1 )，以解除VDD 132与VDDC 130的耦合，使得由VDD 132 供电的那些电路部分不再接收电力。例如，如上面参照触发器200和 緩冲器300及400所描述的，电源从由VDD供电的那些电路元件被 去除(而由VDDC供电的那些电路元件保持供电，以便保持状态)。 注意，在正常或全电源操作期间，状态保持控制器118可保持VDD control 110去断言，以便使VDD 132能够通过晶体管104与VDDC 130 耦接，使得VDD132约等于VDDC130。注意，在可选实施例中，数 据处理系统100可,皮不同地i殳计，VDD 132不与VDDC去除耦接以去 除电源，而是VDD132可被降低。例如，在一个实施例中，VDD132 可不通过晶体管104与VDDC130耦接，而是可代之以与向VDD132 供电的数据处理系统100内的另一电压调节器(未示出)耦接。在该 实施例中，与VDD 132耦接的电压调节器可根据来自状态保持控制器 118的控制信号降低由VDD132提供的电压，以便减小泄漏电力。
在图13的块525之后，流程进到块530，在块530中，运行域电 路和剩余休眠域电路的供电电压被降低。例如，参照图l的数据处理 系统，可通过电压调节器102降低VDDC 130，使得更多的电力被保 存。因此，在电源选通期间，由VDDC130供电的休眠域功能电路124 的所有电路和由VDDC 130供电的运行域功能电路128的所有电路均 可以降低的电源运行。然而，注意，在可选实施例中，这是可选择的。 即，在一个实施例中，在电源选通期间，VDDC 130保持相同的功率 电平。
再次参照图13，流程随后进到菱形判定块535，在菱形判定块535 中，确定是否更多的PG请求被接收。如果确定接收到更多的PG请 求，则流程进到块540，在块540中，使用如上所述的块510-530的 过程处理另外的PG请求。随后流程返回菱形判定块535。然而，如 果在菱形判定块535没有接收到更多的PG请求，则流程进到块545， 在块545中，接收整体或部分PG退出请求。例如，在图l的示例中， 整体PG退出请求可通过PG req 114(比如通过PG req 114的去断言) 被指示。在具有可独立地电源选通的电路部分的可选实施例中，可接收对应于这些部分的一个或多个的部分PG退出请求。例如，其也可 与关于哪部分不再被电源选通的指示一起通过PG reqll4被接收。
在块545之后，流程进到块550，在块550中，供电电压按需要 被恢复到运行域电路和休眠域电路。例如，状态保持控制器118可去 断言VDD control 110,使得VDD 132可再次与VDDC 130耦接，从 而恢复由VDD 132供电的那些元件的电源。类似地，如果VDD 132 被降低，则其可返回到全供电状态。如果VDDC 130被降低，则其也 可返回到全供电状态。或者，数据处理系统100可以降低的电源保持 在低电力模式下，即使电源选通不是所需要的。在本实施例中，可不 恢复供电电压VDDC 130和VDD 132 (即，块550是可选的)。
随后，流程500进到块555，在块555中，休眠域电路的状态被 恢复。即， 一旦供电电压按需要已被恢复，则状态可被恢复。例如， 在数据处理系统100中， 一旦VDD control 110 3皮去断言以恢复VDD 132和VDDC 130,则状态保持控制器118可去断言PG 120,使得状 态可被恢复，如上面参照触发器200和緩冲器300及400所描述的。 流程随后进到块560,在块560中，要退出电源选通的相应休眠域的 sclk被启动。因此，在数据处理系统100中， 一旦PG120被去断言， 则状态保持控制器118可向时钟控制器116指示sclk 122可被再次启 动。随后，流程进到结束565。
图11示例出根据本发明的一个实施例的信号定时的时序图。例 如，图11的时序图可对应于实现参照图13所述的电源选通的硬件实 现。响应被断言的PGreql14 (再次假定其为所有休眠域功能电路的 124的整体PG请求)，停止时钟信号可(例如由状态保持控制器118 通过clk控制信号134)被断言，如由图11中的从PGreq114的上升 沿到stop(停止)clk的上升沿的箭头所指示的。响应stopclk信号， 时钟控制器116可禁用sclkl22。这可以在接收断言的stopclk信号时 或在确保时钟被适当地禁用之后的预定时间被完成。在sclk 122被禁 用之后的某一时间T0，状态保持控制器118可断言PG 120。在一个 实施例中，状态保持控制器118可通过clk控制信号从时钟控制器116接收指示sdk 122已被禁用的信号，并且状态保持控制器可响应该信 号断言PG120。然而，在可选实施例中，如由从stop elk的上升沿到 PG 120被断言时的虚线箭头所指示的，状态保持控制器118可在断言 stop clk之后的预定的时间量断言PG 120。预定的时间量可被设计使 得其确保在sclk 122的禁用和PG 120的断言之间按需要过去充分的时 间量。在一些实施例中，TO可以是0，而在其它实施例中，TO可以 更长。
在PG 120的断言之后，状态保持控制器118断言VDD control 110，以便去除由VDD 132提供的电源。在一个实施例中，状态保持 控制器118在PG 120的断言之后和在断言VDD control IIO之前等待 预定时间量。可设计预定时间量，以便确保已过去充分的时间量Tl， 从而使得PG 120的断言能够在电源被去除或被降低之前适当地传播 给所有电路元件。否则，如果电源在接收到PG 120的断言之前被去 除或被降低，则状态不能适当地被保存(如从上述的触发器200和緩 冲器300、 400、 500和600的示例可看到的)。在Tl之后，VDD control ll(M皮断言，并且在稍后一些时间，VDD 132降到0V电平(如由从 VDD control 110的上升沿到VDD 132的下降沿的箭头所指示的)。 在可选实施例中，VDD 132可被降低而不是一直降到0V。此外，在 一个实施例中，如图ll中所示，响应VDD control 110的断言，VDD 130也可被降低(如由从VDD control 110的上升沿到VDD 130的下 降沿的箭头所指示的)。然而，在可选实施例中，VDDC 130可响应 VDD132的下降沿被降低，或者也可根本不被降低。这里，数据处理 系统IOO被电源选通并在低电源;漠式下工作。
在去断言PG req 114之后，状态保持控制器118去断言VDD control 110，这使VDD 132和VDDC 130能够被恢复。在去断言VDD control 110之后的预定时间量，状态保持控制器118断言PG 120。预 定时间量可确保在供电电压的恢复和PG 120的去断言之间已过去充 分的时间量T2，以便确保供电电压在恢复状态之前被恢复。在去断言 PG120之后，状态保持控制器118通过clk控制信号134去断言stopclk信号，使得时钟控制器1W可再次启用sclkl22。因此，在接收stop clk信号之后的某一时间，时钟控制器再次启用sclk 122，如由图1中 从stop clk的下降沿到sclk 122的上升沿的虚线箭头所指示的。
注意，在图ll的实施例中，PG req 114可以以多种不同方式产 生。例如，其可通过电源管理单元(未示出)或通过数据处理系统100 内部或外部的其它电路被设置。在一个实施例中，可根据通过运行在 数据处理系统100上的软件可编程的存储器内存储的位接收PG req 114。或者，PG req 114可本身对应于可被软件控制的数据处理系统 100内的存储器电路中的一位或多位。图12的时序图说明其中一个软 件位或多个软件位可被用作PGreqll4的示例，其中，软件可位于数 据处理系统100内的存储器中，并且可通过处理器部分被执行。例如， 软件可通过运行域功能电路128内的电路被执行，并且可被存储在位 于数据处理系统100内的任意位置的存储器中。或者，软件可通过状 态保持控制器118内的电路被执行。
参照图12的时序图，通过断言例如PGreqbit (位)可接收PG 请求(在本实施例中，再次假定PG请求为对所有休眠域功能电路124 的整体PG请求)。在断言该PG req bit之后，软件可被用于向时钟 控制器116指示sclk 122要被禁用，如由从PG req bit的断言到sclk 122的禁用的虛线箭头所指示的。响应禁用sclk 122， 一个停止时钟确 认(stop elk ack)位或多个停止时钟确认位可被断言以指示sclk l22 已被禁用。响应stop elk ack信号，PG bit(位)其可被存储在数据处理 系统100内某处的存储电路)可被断言以指示电源选通要被执行。随 后，状态保持控制器可断言电压控制110以去除或降低VDD 132并且 如果需要的话降低VDDC130,如上面参照图ll所描述的。注意，在 可选实施例中，通过检测何时PGbit被断言，并且作为响应，断言也 可以是存储在存储器内的一位或多位的VDD control 110在数据处理 系统100内存储的软件可控制VDD control 110。此时，数据处理系统 100被电源选通并在低电源模式下工作。
在去断言PG req bit时，VDD control 110被去断言(通过软件或通过状态保持控制器118内的硬件)，这使得VDD 132和VDDC 130 能够被恢复。在VDD 132和VDDC 130被恢复时，可产生电压调节器 确认(voltage reg ack)信号(例如通过电压调节器102 )以指示电压 已被恢复。软件可检测电压调节器确认信号的产生并去断言PGbit， 从而开始退出电源选通。在一个实施例中，voltage reg ack也由数据 处理系统100内存储的一位或多位表示。在去断言PG b之后，stop elk ack信号可被断言，以指示对时钟控制器116"恢复时钟请求"。因此， 在一个实施例中，stop elk ack为数据处理系统100内存储的一位(或 多位)，即，当被断言时，指示sclk 122已被停止，当被去断言时， 按照重新启用sclk 122的请求操作。然后，时钟控制器116重新启用 sclkl22,并且数据处理系统100可恢复正常或全电源操作。
因此，注意，图13的流程可以硬件、软件或通过硬件和软件的 组合被实现。因此，数据处理系统100可包括状态保持电路，比如状 态保持触发器200和状态保持緩冲器300及400，它们可被电源选通， 以便在保存状态信息的同时减小泄漏电力。此外，数据处理系统100 以多种不同的方式被设计，以适当地控制提供给状态保持触发器和緩 冲器的PG信号、sclk和供电电压(例如VDD和VDDC)。即，图 13的流程图和图11及12的时序图仅是如何适当地控制数据处理系统 100内的信号以便于电源选通的示例。
因此，在一个实施例中，在具有运行域电路和休眠域电路的信息 处理系统中降低电力消耗的方法包括接收用于减少信息处理系统中 的电力消耗的电源选通请求，禁用与休眠域电路耦接的休眠域时钟， 将相应休眠域电路的当前状态保存在休眠域电路的每个触发器中的两 个串联耦接的锁存器的至少一个中，调节对应于电源选通请求的休眠 域电路的至少一部分的供电电压。
在一个实施例中，电路包括选通电路，用于接收连续供电信号 以及产生可选通电源信号；运行域触发器，其被耦接以接收连续供电 信号；休眠域状态保持触发器，其被耦接以接收连续供电信号和可选 通电源信号，其中，当去除电源与部分休眠域状态保持触发器的耦接时，休眠域状态保持触发器保持先前存在的状态。
在上述说明中，参照特定实施例已描述了本发明。然而，本领域 的任何普通技术人员应当理解，在不脱离如下面的权利要求所阐述的 本发明的范围的条件下，可对本发明进行各种修改和变化。例如，在
这里所教导的任何软件可体现在一个或多个计算机硬盘、软盘、3.5〃 盘、计算机存储带、磁鼓、随机存取存储器(RAM)单元、静态随机 存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、 同步动态随机存取存储器(SDRAM)单元、电可擦除(EEPROM、 EPROM、 flash)单元、非易失性单元、铁电或铁磁存储器、紧致盘 (CD)、激光盘、光盘和任何类似计算机可读介质上。此外，方框图 可包括与所示出的方框图不同的块，并且可具有更多或更少的块或被 不同地排列。此外，流程图也可被不同地排列，包括更多或更少的步 骤，或可具有可被分成多个步骤的步骤或可彼此同时执行的步骤。因 此，应当把这些说明和示图看成一种示例而不是一种限制，并且所有 的这些修改均在本发明允许的范围内。
已关于上述的特定实施例描述了本发明的益处、其它优点和问题 的解决方案。然而，这些益处、优点、问题的解决方案和可使任何益 处、优点或解决方案能够出现或变得更明确的任何部分不应被看作是 决定性的、需要或必要的特征或任何或所有权利要求的部分。如在这 里所使用的，术语"包括"或其任何其它变体旨在涵盖非排它性的包含， 使得包括一系列部分的处理、方法、物品或装置不仅包括这些部分， 也可包括未明确列出或这些处理、方法、物品或装置固有的其它部分。
权利要求
1、一种包含状态保持触发器的电路，所述触发器包含输入和输出节点；和主锁存器和从锁存器两个锁存器，每个锁存器包括与输入和输出节点串联耦接的电路元件，第一个锁存器被配置成在电源与第二个锁存器去除耦接的电源管理模式期间保持触发器的状态。
2、 根据权利要求l的电路，所述触发器还包括 被耦接以接收时钟信号和电源选通指示信号的开关控制器，当电源选通指示信号具有第一值时，所述开关控制器产生取决于时钟信号 的第一组开关控制值，当电源选通指示信号具有第二值时，产生独立 于时钟信号的第二组开关控制值。
3、 根据权利要求2的电路，所述触发器还包括 在输入节点和主锁存器之间耦接的第一开关；和 在主锁存器和从锁存器之间耦接的第二开关；其中 开关控制器被耦接以向第一和第二开关提供开关控制信号。
4、 根据权利要求3的电路，其中主锁存器包括串接的反相器和第三开关，反相器之一和第三开关 被耦接到第一开关，第三开关被耦接以从开关控制器接收开关控制信 号；并且从锁存器包括串接的反相器和第四开关，从锁存器的反相器之一 和第四开关被耦接到第二开关，从锁存器的每个反相器被耦接到输出 节点，第四开关被耦接以从开关控制器接收开关控制信号。
5、 根据权利要求4的电路，其中开关控制器被配置成响应于时钟信号具有第一值和电源选通指 示信号具有第一值控制第一和第四开关到第一开关状态并且控制第二 和第三开关到第二开关状态；开关控制器被配置成响应于时钟信号具有第二值和电源选通指 示信号具有第一值控制第一和第四开关到第二状态并且控制第二和第三开关到第一状态；并且开关控制器被配置成响应于电源选通指示信号具有第二值控制 第一和第三开关到第一状态并且控制第三和第四开关到第二状态。
6、 根据权利要求l的电路，所述触发器还包括 被耦接以接收时钟信号和电源选通指示信号的控制器，当电源选通指示信号具有第一值时，所述控制器产生取决于时钟信号的第一组 控制值，并且当电源选通指示信号具有第二值时，所述控制器产生独 立于时钟信号的第二组控制值；以及在每个锁存器内的至少一个三稳态反相器，所述至少三稳态反相 器的每一个被耦接以从控制器接收控制信号。
7、 根据权利要求l的电路，所述触发器还包括 用于接收时钟信号的时钟信号输入节点；和用于接收电源选通指示信号的电源选通指示输入节点，当电源选 通指示信号具有第一值时，触发器在取决于时钟信号的第一操作状态 下操作，当电源选通指示信号具有第二值时，触发器在独立于时钟信 号的第二操作状态下操作，第二操作状态保持触发器的状态，同时比 第一操作状态少消耗电力。
8、 根据权利要求l的电路，所述触发器还包括 被耦接以接收连续供电信号的第一供电节点；和 被耦接以接收选通电源信号的第二供电节点。
9、 根据权利要求8的电路，其中 状态保持触发器为正沿触发器；从锁存器被耦接以通过笫一供电节点接收连续供电信号；并且 主锁存器被耦接以通过第二供电节点接收选通电源信号。
10、 根据权利要求8的电路，其中 状态保持触发器为负沿触发器；主锁存器被耦接以通过第一供电节点接收连续供电信号；并且 从锁存器被耦接以通过第二供电节点接收选通电源信号。
11、 根据权利要求l的电路，其中状态保持触发器为正沿触发器；第一个锁存器为从锁存器；并且 第二个锁存器为主锁存器。
12、 根据权利要求11的电路，还包含负沿触发器，所述负沿触 发器包含输入和输出节点；以及主锁存器和从锁存器两个锁存器，负沿触发器的每一个锁存器包 括与负沿触发器的输入和输出节点串联耦接的电路元件，负沿锁存器 的主锁存器被配置成在电源与负沿触发器的从锁存器去除耦接的电源 管理模式期间保持触发器的状态。
13、 根据权利要求l的电路，还包括时钟控制器，其被耦接以接收参考时钟并提供运行时钟和休眠时钟；运行域电路，其包括非状态保持触发器，所述非状态保持触发器 被耦接以接收运行时钟信号；和休眠域电路，其包括被耦接以接收休眠时钟信号的状态保持触器。
14、 根据权利要求13的电路，还包括状态保持控制器，其被耦接以向休眠域电路提供电源选通指示信 号并且向电源选通开关提供电源选通控制信号；和电源选通开关，其被耦接以接收连续供电信号并且在电源选通控 制信号的控制下向休眠域电路提供选通电源信号。
15、 根据权利要求l的电路，其中 状态保持触发器为负沿触发器； 第一个锁存器为主锁存器；并且 第二个锁存器为从锁存器。
16、 根据权利要求l的电路，所述触发器还包括被耦接以接收时钟信号和电源选通指示信号的开关控制器，其中 开关控制器被配置成响应于时钟信号具有第一值和电源选通指示信号具有第一值控制第一和第四开关到第一开关状态并且控制第二和笫三开关到第二开关状态；开关控制器被配置成响应于时钟信号具有第二值和电源选通指 示信号具有第一值控制第一和第四开关到第二状态并且控制第二和第 三开关到第一状态；并且开关控制器被配置成响应于电源选通指示信号具有第二值控制 第三和第四开关到第一开关状态并且控制第一和第二开关到第二状 态。
17、 一种状态保持触发器，包括 输入和输出节点；和主锁存器和从锁存器两个锁存器，每个锁存器包括与输入和输出 节点串联耦接的电路元件，第 一个锁存器被耦接以利用第 一 电源信号 操作，第二个锁存器被耦接以利用第二电源信号操作，第二电源信号 为可调控的电源信号。
18、 根据权利要求17的状态保持触发器，其中，第一个锁存器 被配置成在第二电源信号与第二个锁存器去除耦接的电源管理模式期 间保持触发器的状态。
19、 根据权利要求17的状态保持触发器，其中，第一个锁存器 被配置成在对第二个锁存器减小电源信号的电源管理模式期间保持触 发器的状态。
20、 根据权利要求17的装置，其中触发器为正沿触发器，并且 第一个触发器为从触发器，笫二个触发器为主触发器。
21、 根据权利要求17的装置，其中触发器为负沿触发器，并且 第一个触发器为主触发器，第二个触发器为从触发器。
22、 一种在具有运行域电路和休眠域电路的信息处理系统中减小 电力损耗的方法，所述方法包括接收用于在信息处理系统中减小电力损耗的电源选通请求；禁用与休眠域电路耦接的休眠域时钟；将相应休眠域电路的当前状态保存在休眠域电路的每个触发器中的两个串联耦接的锁存器的至少一个中；对应于电源选通请求调节至少一部分休眠域电路的供电电压。
23、 根据权利要求22的方法，其中，电源选通请求为部分选通 请求，接收选通请求的步骤包括识别多个休眠域电路的特定休眠域电 路。
24、 根据权利要求22的方法，其中，电源选通请求为整体选通 请求，所述整体选通请求请求保存信息处理系统中的所有休眠域电路 的状态的电源的启动。
25、 根据权利要求22的方法，其中，禁用休眠域时钟的步骤包括在调节休眠域电路的供电电压之前确认休眠时钟被禁用。
26、 根据权利要求22的方法，其中，调节休眠域电路的供电电 压的步骤包括下面的至少一个步骤去除电源与休眠域电路的耦接；或 降低休眠域电路的电源。
27、 根据权利要求22的方法，还包括 接收另外的电源选通请求；并且响应于接收另外的电源选通请求，重复禁用、确认和保存的步骤。
28、 4艮据4又利要求22的方法，还包括 降低仍在工作的运行域电路和休眠域电路的供电电压。
29、 根据权利要求22的方法，还包括 接收整体电源选通退出请求和部分电源选通退出请求； 恢复运行域电路和休眠域电路的供电电压；恢复休眠域电路的状态；并且启用休眠域时钟。
30、 根据权利要求22的方法，其中，恢复休眠域电路的状态的 步骤包括将休眠域电路恢复到较高功率电平，并且使休眠域电路能够 根据休眠时钟工作。
31、 根据权利要求22的方法，其中，保存对应于休眠域电路的 当前状态的步骤包括将当前状态保存在其中接收的时钟信号停在第一状态下的每个触发器的主锁存器中；以及将当前状态保存在其中接收的时钟信号停在第二状态下的每个 触发器的从锁存器中。
32、 根据权利要求31的方法，其中，第一状态为逻辑O,第二状 态为逻辑l。
33、 一种状态保持触发器，包括 输入节点；输出节点；包括多个电路元件的主部分；和 包括多个电路元件的从部分；其中输入节点、主部分的至少一个电路元件、从部分的至少一个电路 元件和输出节点被串联耦接；并且来自主部分和从部分的至少一个中的至少第一电路元件被配置 以在电源管理模式期间接收供电，在所述电源管理模式中，电源与主 部分和从部分的至少一个中的至少第二电路元件去除耦接。
34、 一种电路，包括用于接收连续供电信号并产生可选通电源信号的选通电路；被耦接以接收连续供电信号的运行域触发器；被耦接以接收连续供电信号和可选通电源信号的休眠域状态保 持触发器，其中休眠域状态保持触发器在去除与一部分休眠域状态保 持触发器的电源耦接的同时保持先前存在的状态。
35、 一种包括状态保持触发器的电路，所述状态保持触发器包括 从输入端到输出端的数据通路；主回路电路，其在数据通路中具有第一电路元件并被耦接以从输 入端接收数据；从回路电路，其在数据通路中具有第二电路元件并被耦接以从第 一电路元件接收数据并向输出端提供数据；状态保持控制装置，其包括下列由以下构成的組中的一个使主回路电路能够保持触发器的状态的装置； 使从回路电路能够保持触发器的状态的装置；和 使主回路电路和从回路电路能够保持触发器的状态的装置。
36、 根据权利要求35的电路，其中，状态保持触发器为正沿触 发触发器，并且状态保持控制装置包括启用从回路电路的装置。
37、 根据权利要求36的电路，其中，状态保持触发器还包括 主回路电路的主回路开关； 从回路电路的从回路开关； 在主回路和从回路之间耦接的回路间开关；状态保持控制装置包括用于在节电模式期间闭合从回路开关并 断开主回路开关和回路间开关的控制信号。
38、 根据权利要求35的电路，其中，状态保持触发器为负沿触 发触发器，并且状态保持控制装置包括启用主回路电路的装置。
39、 根据权利要求38的电路，其中，状态保持触发器还包括 主回路电路的主回路开关； 从回路电路的从回路开关； 在主回路和从回路之间耦接的回路间开关；状态保持控制装置包括用于在节电模式期间闭合主回路开关并 断开从回路开关和回路间开关的控制信号。
40、 根据权利要求35的电路，其中，状态保持触发器为沿触发 触发器，并且状态保持控制装置包括启用主回路电路和从回路电路的 装置。
41、 根据权利要求40的电路，其中，状态保持触发器还包括 在状态保持触发器的输入端和主回路之间耦接的输入开关； 主回路电路的主回路开关； 在主回路和从回路之间耦接的回路间开关； 从回路电路的从回路开关；和状态保持控制装置，包括用于在节电模式期间断开输入开关和回 路间开关并闭合主回路开关和从回路开关的控制信号。
42、 根据权利要求41的电路，其中，状态保持触发器还包括 在状态保持触发器的输入端和主回路之间耦接的输入开关； 主回路电路的主回路开关；在主回路和从回路之间耦接的回路间开关； 从回路电路的从回路开关；用于接收时钟信号的输入端；和控制装置，用于响应时钟信号具有第一值在第一开关状态下操作 主开关和回路间开关，以及用于响应时钟信号具有第二值在除节电模 式以外的操作模式期间操作回路间开关和从回路开关。
43、 根据权利要求35的电路，其中，状态保持触发器为第一状 态保持类型的，所述电路还包括第二类型的状态保持触发器，所述第二类型的状态保持触发器包 括不同于第一类型的状态保持触发器的启动装置的启动装置。
44、 根据权利要求43的电路，还包括第三类型的状态保持触发器，所述第三类型的状态保持触发器包 括不同于第一和第二类型的每一状态保持触发器的启动装置的启动装 置。
45、 根据权利要求44的电路，其中第一类型包括正沿触发触发器，所述正沿触发触发器包括使从回 路电路能够保持触发器状态的装置；第二类型包括负沿触发触发器，所述负沿触发触发器包括使主回 路电路能够保持触发器状态的装置；并且第三类型包括沿触发触发器，所述沿触发触发器包括使主回路电 路和从回路电路能够保持触发器状态的装置。
全文摘要
通过利用电源选通可减小电力消耗，在电源选通中，电源从电路块或部分电路块被去除，以便减小泄漏电流。一个实施例使用修改的状态保持触发器，能够在电源从电路被去除或被部分去除时保持状态。另一实施例使用修改的状态保持缓冲器，能够在电源从电路被去除或被部分去除时保持状态。状态保持触发器和缓冲器可被用于在仍能减小泄漏电流的同时，允许状态保持。此外，公开了使用例如状态保持触发器和缓冲器减小供电并保持状态的多种方法。例如，在保持状态时，可使用软件、硬件或软件和硬件的组合方法进入深休眠或空闲模式。
文档编号G11C11/00GK101317329SQ200580014114
公开日2008年12月3日 申请日期2005年3月24日 优先权日2004年4月6日
发明者桑杰伊·古普塔, 米林德·P.·帕德耶, 媛 袁, 陈光宇 申请人:飞思卡尔半导体公司