专利名称：存储器系统的制作方法
技术领域：
本发明涉及存储器系统，更具体地说，涉及一种采用球栅阵列配置降低路径距离的存储器系统。
背景技术：
存储器系统一般包括存储器和存储器控制器。存储器可包括多种设备，如单数据率随机访问存储器(SD-RAM)或双数据率随机访问存储器(DD-RAM)。一般来说，存储器被封装为集成电路，存储器控制器被封装为另一个集成电路。
存储器和存储器控制器一般通过印刷电路板互相连接。一般来说，存储器和存储器控制器被分别封装为TSOP(薄型小尺寸封装)和球栅阵列。球栅阵列为电触点的阵列，通常为可由位于集成电路外的部件进行物理访问的管脚。该阵列的所有管脚之间具有统一的间距。所述球栅阵列焊接在印刷电路板上。在所述印刷电路板上蚀刻有连接路径以连接存储器和存储器控制器的不同管脚。薄型小尺寸封装一般包括两行管脚，分别分布在该设备的较长边侧。每个管脚之间的间距是固定的。
电子器件工程联合委员会(JEDEC)公布了用于同步双数据传输率DRAM的标准化TSOP管脚配置标准。依照该标准，DDR-SDRAM一般外形为矩形并在矩形的两个长边设有一排管脚。
存储器控制器访问DDR-SDRAM上的每个管脚。然而，因为管脚分布在DDR-SDRAM的两对边上，连接存储器控制器上的管脚与该DDR-SDRAM上的管脚的连接路径通常是非直接连接且很复杂。非直接路径比直接路径长。连接路径需要尽可能的短，以防止噪音和信号衰退的影响。以特定的方式将球栅阵列管脚布置在该控制器上可以在一定程度上缩短连接路径的长度。如果连接路径长，通常使用电路来补偿和抑制噪音以增强信号质量。然而，加入电阻增加了成本和复杂度。
比较本发明后续将要结合附图介绍的系统，现有技术的其它局限性和弊端对于本领域的普通技术人员来说是显而易见的。
发明内容
本发明提出了用于减小路径距离的球栅阵列配置系统、方法和/或设备，并在随后结合附图及实施例进行详细地描述。
根据本发明的一个方面，提供一种存储器系统，包括印刷电路板，所述印刷电路板包括第一层和第二层；存储器控制器，所述存储器控制器包括连接至所述第一层的第一多个管脚和连接至所述第二层的第二多个管脚；存储器，所述存储器包括连接至所述第一层的第一多个管脚和连接至所述第二层的第二多个管脚；其中，所述第一层包括多个连接所述存储器的第一多个管脚与所述存储器控制器的第一多个管脚的连接路径；其中，所述第二层包括多个连接所述存储器的第二多个管脚与所述存储器控制器的第二多个管脚的连接路径。
优选地，所述存储器包括DDR-SDRAM。
优选地，所述存储器的第一多个管脚沿所述存储器的第一边排列，所述存储器的第二多个管脚沿所述存储器的第二边排列，其中所述存储器的第一边与所述存储器的第二边完全相对。
优选地，所述存储器控制器的第一多个管脚与所述存储器控制器的第二多个管脚沿所述存储器控制器的特定边排列。
优选地，所述存储器控制器的第一多个管脚比所述存储器控制器的第二多个管脚更接近所述特定边，且所述存储器的第一多个管脚比所述存储器的第二多个管脚更接近所述存储器控制器。
优选地，所述存储器控制器的第一多个管脚比所述存储器控制器的第二多个管脚更接近所述特定边，且所述存储器的第二多个管脚比所述存储器的第一多个管脚更接近所述存储器控制器。
优选地，所述存储器控制器包括连接至所述第一层的第三多个管脚和连接至所述第二层的第四多个管脚，其中所述第三多个管脚和所述第四多个管脚传送接地信号(ground signal)。
优选地，所述存储器包括遵循JEDEC标准的存储器。
根据本发明的一个方面，提供一种存储器系统，包括存储数据的存储器，所述存储器包括第一多个管脚和第二多个管脚；访问所述数据的存储器控制器，所述存储器控制器包括第一多个管脚和第二多个管脚；连接所述存储器与所述存储器控制器的印刷电路板，所述印刷电路板包括连接至所述存储器的第一多个管脚和所述存储器控制器的第一多个管脚的第一层，以及连接至所述存储器的第二多个管脚和所述存储器控制器的第二多个管脚的第二层。
其中，所述第一层包括多个连接所述存储器的第一多个管脚与所述存储器控制器的第一多个管脚的连接路径；其中，所述第二层包括多个连接所述存储器的第二多个管脚与所述存储器控制器的第二多个管脚的连接路径。
优选地，所述存储器包括DDR-SDRAM。
优选地，所述存储器的第一多个管脚沿所述存储器的第一边排列，所述存储器的第二多个管脚沿所述存储器的第二边排列，其中所述存储器的第一边与所述存储器的第二边完全相对。
优选地，所述存储器控制器的第一多个管脚和所述存储器控制器的第二多个管脚沿所述存储器控制器的特定边排列。
优选地，所述存储器控制器的第一多个管脚比所述存储器控制器的第二多个管脚更接近所述特定边，且所述存储器的第一多个管脚比所述存储器的第二多个管脚更接近所述存储器控制器。
优选地，所述存储器控制器的第一多个管脚比所述存储器控制器的第二多个管脚更接近所述特定边，且所述存储器的第二多个管脚比所述存储器的第一多个管脚更接近所述存储器控制器。
优选地，所述存储器控制器包括连接至所述第一层的第三多个管脚和连接至所述第二层的第四多个管脚，其中所述第三多个管脚和所述第四多个管脚传送接地信号。
优选地，所述存储器包括遵循JEDEC标准的存储器。
根据本发明的一个方面，提供一种访问存储于遵循JEDEC标准的存储器内的数据的存储器控制器，所述存储器控制器包括沿所述存储器控制器的一边沿排列的第一多个管脚；沿所述存储器控制器的所述边沿排列的第二多个管脚，其中所述第一多个管脚与所述第二多个管脚完全并行排列；其中，所述第一多个管脚对应所述遵循JEDEC标准的存储器的一侧的多个管脚排列；其中，所述第二多个管脚对应所述遵循JEDEC标准的存储器的相对一侧的多个管脚排列。
本发明的进一步的特征和优点将在以下结合附图进行详细的描述，附图中相似的引用标号表示相似的部件。
下面将结合附图及实施例对本发明作进一步说明，附图中图1是根据本发明一个实施例的存储器系统的框图；图2是根据本发明一个实施例的存储器控制器的框图；图3是根据本发明一个实施例的存储器系统的一层的框图；图4是根据本发明一个实施例的存储器系统的另一层的框图；图5是根据本发明另一个实施例的存储器系统的一层的框图；图6是根据本发明另一个实施例的存储器系统的另一层的框图。
具体实施例方式
本发明涉及一种采用球栅阵列(BGA)将芯片封装操作地连接和附着/固定在电路板上的电子设备。BGA包括可表面安装的集成电路/芯片封装，其中所述集成电路/芯片封装可通过采用表面安装的焊锡球操作地连接和附着在印刷电路板上，而不是采用PGA封装内的永久性/半永久性安装金属导线(管脚)。
例如，球栅阵列(BGA)可包括有芯片封装，沿该芯片封装的下侧设置有焊锡球。例如，所述焊锡球可用于将所述芯片封装安装在印刷电路板(PCB)上。例如，所述焊锡球可用于导电地/操作地连接所述芯片封装的输入/输出至印刷电路板(PCB)上相关联的连接点。球栅阵列是一种类型的芯片封装连接方法，采用多个焊锡点或焊锡球进行排列，以实现芯片封装和印刷电路板之间的交互操作。
本发明的目的在于采用球栅阵列(BGA)来减少连接路径，提供增强的电气性能，提供更好的散热性能，提供更大的印刷电路板模块密度，以及增强信号传输质量、速度和信号接受特性。
参照图1，所示为根据本发明一个实施例的存储器系统100的框图。存储器系统100包括存储器105和存储器控制器110。存储器105可包括例如DDR-SDRAM或类似的存储器，并被封装为集成电路。存储器控制器110被封装为另一个集成电路。
存储器105和存储器控制器110通过印刷电路板115相互连接。存储器105包括有TSOP封装105a，以及存储器控制器110分别包括有球栅阵列105a、110a。球栅阵列例如110a为电触点阵列，通常称为管脚，可由集成电路外部的元件进行物理访问。球栅阵列105a、110a焊在印刷电路板115上。在印刷电路板的各个层上蚀刻有连接路径125，用以连接存储器和存储器控制器的各个管脚。印刷电路板上还设有通孔以便获取对印刷电路板的内层和底层的访问。
JEDEC公布了标准化TSOP封装中DDR-SDRAM的管脚排列的标准。依照该双数据率SDRAM规范(文件号JESD97(D，C)，在本申请书中作为参考资料引用)，DDR-SDRAM一般外形为矩形，并沿该矩形的两个对边分别设置有一行管脚105a(0，-)、105a(1，-)。
参照图2，所示为存储器控制器110的框图。存储器控制器110可为矩形，并包括球栅阵列110a。球栅阵列110a包括沿该矩形一个边沿的4行管脚110a(0，-)、110a(1，-)、110a(2，-)和110a(3，-)。所述各行交替为信号和接地，因为管脚行110a(0，-)和110a(2，-)传送信号，管脚行110a(1，-)和110a(3，-)接地，反之亦然。根据本发明的一个实施例，所述4行管脚110a(0，-)、110a(1，-)、110a(2，-)和110a(3，-)沿所述矩形上最接近所述存储器105的一个边沿排列。
参照图3，所示为根据本发明一个实施例的印刷电路板的一层125a的框图。层125a朝向存储器105和存储器控制器110的封装壳体。一行管脚110a(0，-)连接存储器105上最靠近存储器控制器的一行管脚，例如行105a(0，-)。根据本发明，可对存储器控制器110进行配置，使得行110a(0，x)的每个管脚顺序的连接至对应的行105a(0，x)的每个管脚。行110a(0，x)的每个管脚可通过连接路径125a(x)连接至对应的行105a(0，x)的管脚。如图所示，连接路径125a(x)可以是管脚间最直接的路径。
行110a(1，x)的每个管脚可通过沿该行分布且位于连接路径125a(x)和125a(x+1)之间的对应的连接路径125aG(x)接地。通过前述方法，连接路径125a(x)和125a(x+1)之间的串扰被降低。
参照图4，所示为根据本发明一个实施例的印刷电路板的另一层125b的框图。所述印刷电路板的层125b不面向存储器105和存储器控制器110的封包壳体。管脚行105a(1，-)、110a(2，-)和110a(3，-)的管脚通过通孔连接至层115b。通孔为印刷电路板115内的导电孔。通过该通孔可设置与层125b的通信连接。管脚行110a(2，-)连接至存储器105上离存储器控制器最远的管脚行，例如行105a(1，-)。根据本发明，可对存储器控制器110进行配置，使得行110a(2，x)的每个管脚顺序的连接至对应的行105a(1，x)的管脚。行110a(2，x)的每个管脚可通过连接路径125b(x)连接至对应的行105a(1，x)的对应管脚。如图所示，连接路径125b(x)可以是管脚间最直接的路径。
行110a(3，x)的每个管脚可通过对应的沿该行分布且位于连接路径125b(x)和125b(x+1)之间的连接路径125bG(x)接地。通过上述方法，可降低连接路径125b(x)和125b(x+1)以及125b(x)和125b(x-1)之间的串扰。
参照图5，所示为根据本发明另一个实施例的印刷电路板的一层125a的框图。层125a面向存储器和存储器控制器110的封装壳体。管脚行110a(2，-)和110a(3，-)连接至离存储器控制器最远的存储器105上的管脚行，例如105a(1，-)。根据本发明，可对存储器控制器110进行设置，使得行110a(2，x)的每个管脚顺序的连接至行105a(1，x)的对应的管脚。行110a(2，x)的每个管脚可通过连接路径125b(x)连接至对应的行105a(1，x)的对应管脚。如图所示，连接路径125b(x)可为最直接的管脚间路径。
行110a(3，x)的每个管脚可通过对应的沿该行分布并位于连接路径125a(x)和125a(x+1)之间的连接路径125aG(x)接地。通过前述方法，可降低连接路径125a(x)和125a(x+1)之间的串扰。
参照图6，所示为根据本发明另一实施例的印刷电路板的另一层125b的框图。印刷电路板的该层125b不面向存储器105和存储器控制器110的封装壳体。管脚行105a(0，-)、110a(0，-)和110a(1，-)通过通孔连接至层125b。管脚行110a(0，-)可连接至离存储器控制器最近的存储器105上的管脚行，例如行105a(0，-)。根据本发明，可对存储器控制器110进行设置，使得行110a(0，x)的每个管脚顺序的连接至对应的行105a(0，x)的管脚。行110a(0，x)的每个管脚可通过连接路径125b(x)连接至行105a(1，x)的对应管脚。如图所示，连接路径125b(x)可为管脚间最直接的路径。
行110a(1，x)的每个管脚可通过对应的沿该行分布并位于连接路径125b(x)和125b(x+1)之间的连接路径125bG(x)接地。通过前述方法，可降低连接路径125b(x)和125b(x+1)之间的串扰。
以上是对本发明具体实施例的描述。很明显，可对本发明上述描述的实施例做其他的改变和替换而不脱离本发明的范围和精神实质。
此外，为适应特定的条件或材料，根据本发明的教导还可以对本发明作出各种修改而不脱离本发明的范围。因此，本发明不限于上述公开的具体实施例，本发明包括落入权利要求书范围内的所有实施例。
权利要求
1.一种存储器系统，其特征在于，包括印刷电路板，所述印刷电路板包括第一层和第二层；存储器控制器，所述存储器控制器包括连接至所述第一层的第一多个管脚和连接至所述第二层的第二多个管脚；存储器，所述存储器包括连接至所述第一层的第一多个管脚和连接至所述第二层的第二多个管脚；其中，所述第一层包括多个连接所述存储器的第一多个管脚与所述存储器控制器的第一多个管脚的连接路径；其中，所述第二层包括多个连接所述存储器的第二多个管脚与所述存储器控制器的第二多个管脚的连接路径。
2.根据权利要求1所述的存储器系统，其特征在于，所述存储器包括DDR-SDRAM。
3.根据权利要求1所述的存储器系统，其特征在于，所述存储器的第一多个管脚沿所述存储器的第一边排列，所述存储器的第二多个管脚沿所述存储器的第二边排列，其中所述存储器的第一边与所述存储器的第二边完全相对。
4.根据权利要求3所述的存储器系统，其特征在于，所述存储器控制器的第一多个管脚与所述存储器控制器的第二多个管脚沿所述存储器控制器的特定边排列。
5.根据权利要求4所述的存储器系统，其特征在于，所述存储器控制器的第一多个管脚比所述存储器控制器的第二多个管脚更接近所述特定边，且所述存储器的第一多个管脚比所述存储器的第二多个管脚更接近所述存储器控制器。
6.一种存储器系统，其特征在于，包括存储数据的存储器，所述存储器包括第一多个管脚和第二多个管脚；访问所述数据的存储器控制器，所述存储器控制器包括第一多个管脚和第二多个管脚；连接所述存储器与所述存储器控制器的印刷电路板，所述印刷电路板包括连接至所述存储器的第一多个管脚和所述存储器控制器的第一多个管脚的第一层，以及连接至所述存储器的第二多个管脚和所述存储器控制器的第二多个管脚的第二层。其中，所述第一层包括多个连接所述存储器的第一多个管脚与所述存储器控制器的第一多个管脚的连接路径；其中，所述第二层包括多个连接所述存储器的第二多个管脚与所述存储器控制器的第二多个管脚的连接路径。
7.根据权利要求6所述的存储器系统，其特征在于，所述存储器包括DDR-SDRAM。
8.根据权利要求6所述的存储器系统，其特征在于，所述存储器的第一多个管脚沿所述存储器的第一边排列，所述存储器的第二多个管脚沿所述存储器的第二边排列，其中所述存储器的第一边与所述存储器的第二边完全相对。
9.根据权利要求8所述的存储器系统，其特征在于，所述存储器控制器的第一多个管脚和所述存储器控制器的第二多个管脚沿所述存储器控制器的特定边排列。
10.一种访问存储于遵循JEDEC标准的存储器内的数据的存储器控制器，其特征在于，所述存储器控制器包括沿所述存储器控制器的一边沿排列的第一多个管脚；沿所述存储器控制器的所述边沿排列的第二多个管脚，其中所述第一多个管脚与所述第二多个管脚完全并行排列；其中，所述第一多个管脚对应所述遵循JEDEC标准的存储器的一侧的多个管脚排列；其中，所述第二多个管脚对应所述遵循JEDEC标准的存储器的相对一侧的多个管脚排列。
全文摘要
本发明公开了用于减小路径距离的球栅阵列配置。一个实施例中，本发明提出一种存储器系统，包括印刷电路板、存储器控制器和存储器。所述印刷电路板包括第一层和第二层。所述存储器控制器包括连接至所述第一层的第一多个管脚和连接至所述第二层的第二多个管脚。所述存储器包括连接至所述第一层的第一多个管脚和连接至所述第二层的第二多个管脚。所述第一层包括连接所述存储器的第一多个管脚与所述存储器控制器的第一多个管脚的多个连接路径。所述第二层包括连接所述存储器的第二多个管脚与所述存储器控制器的第二多个管脚的多个连接路径。
文档编号G11C5/00GK1855292SQ20061007994
公开日2006年11月1日 申请日期2006年4月26日 优先权日2005年4月27日
发明者阿布希吉特·马哈詹, 阿里·萨法拉兹 申请人:美国博通公司