专利名称：使用数字及模拟控制模式的电压控制延迟线的延迟单元的制作方法
技术领域：
本发明涉及半导体设计技术。更特别地说，本发明涉及用于同步动态随机存取存储器(SDRAM)中的延迟锁定回路(DLL)，该延迟锁定回路能够由增大延迟单元的操作范围来确定粗略延迟量。
背景技术：
在存储器设计中，在阻碍高速数据传输的频率时钟相位差(clock skew)因子之中，经过芯片内部的时钟缓冲器所花费的时间对于确定DRAM的主要时序参数是重要的。因为外部时钟不是在CMOS电平下输入，所以其应经由时钟缓冲器来接受，且其亦经过具有大驱动容量的时钟驱动器电路，以将内部时钟信号供应至许多内部电路。因此，内部时钟信号相比于外部时钟具有延迟；且由内部时钟的控制，不同内部电路始终具有关于外部时钟的恒定延迟。因此，表示自接收到外部时钟至输出数据所花费时间的时钟存取时间tAC增加了延迟成分，从而对设计系统造成负担。出于以上原因，DRAM的高速操作是不可能的。由移除延迟成分来实现存储器的高速操作的电路包括锁相回路(PLL)电路及DLL电路。
基本而言，DLL包括相位比较器，其用于周期性地比较外部时钟信号的相位与内部时钟信号的相位，并取决于其间的相位差来检测增大还是减小相位；电荷泵，其用于基于相位增大/减少信号而产生恒定输出电压电平；及回路滤波器，其用于对来自电荷泵的输出电压电平的高频率成分进行滤波，类似于PLL电路。在接收来自回路滤波器的输出电压电平中，使用电压控制振荡器(VCO)的PLL有别于使用电压控制延迟线(VCDL)的DLL。
另一方面，在高速存储器中锁定是非常重要的。具体言之，在具有宽范围的操作频率的存储器中DLL的延迟跟随范围是非常重要的。亦即，因为在DLL中控制电压的范围随着操作电压降低而变小，所以制造具有自数百MHz至几十GHz的操作范围的芯片非常困难。
图1为用于描述熟知模拟控制DLL的基本操作的方块图。
参看图1，熟知模拟控制DLL包括相位检测器10，其用于接收输入时钟信号FREF及由用存储器内部的延迟因子模型化输出时钟信号FOUT而提供的反馈信号FEEDBACK_CLK，并检测该两个信号间的相位差以产生向上检测信号UP或向下检测信号DOWN；电荷泵20，其用于自相位检测器10接收向上或向下检测信号UP或DOWN，并响应于向上检测信号UP增大输出电流IC且响应于向下检测信号DOWN减小输出电流IC；回路滤波器30，其用于对经增大/减小的输出电流IC进行低通滤波以产生模拟控制电压VCTRL；电压控制延迟线(VCDL)40，其用于接收模拟控制电压VCTRL及输入时钟信号FREF，并使输入时钟信号FREF延迟对应于模拟控制电压VCTRL的某一值，以提供经延迟的信号作为输出时钟信号FOUT；及延迟拷贝模型化单元50，其用于接受输出时钟信号FOUT并用延迟因子对其进行模型化，以产生反馈信号FEEDBACK_CLK。
图2为用于描述图1中所示的一般VCDL 40的配置的方块图。
VCDL 40能够以多个延迟单元40A至40D实现，其使输入时钟信号IN及INB延迟一预设延迟值，并提供经延迟的信号作为输出时钟信号OUTB及OUT。输入时钟信号IN及INB为输入时钟信号FREF的差动信号。自最后一个延迟单元40D输出的输出时钟信号OUTB及OUT为输出时钟信号FOUT的差动信号。
图3展示图2的多个延迟单元中之一的详细电路图。
参看图3，每延迟单元包括NMOS晶体管44及45，其栅极接收输入时钟信号IN及INB且源极彼此耦接；一对对称负载42及43，其连接于电源电压VDD与NMOS晶体管44及45中的每一个之间；及NMOS晶体管46，其连接于NMOS晶体管44及45的源极与接地电压VSS之间。对称负载42及43中的每一个具有相同结构，其中每一负载可包含两个并联连接的PMOS晶体管，一个PMOS晶体管具有其漏极与栅极耦接的结构，且另一PMOS晶体管经由栅极接收模拟控制电压PCTRL以控制延迟值。
操作时，输入时钟信号IN及INB输入至NMOS晶体管44及45的栅极，这些输入时钟信号IN及INB取决于输入至对称负载42及43的模拟控制电压PCTRL而被延迟一默认值，以提供经延迟的信号作为输出信号OUTB及OUT。同时，连接至VSS的NMOS晶体管46可响应于模拟控制电压NCTRL来补偿漏极及基板电压的变化。模拟控制电压PCTRL及NCTRL为图1中所示的模拟控制电压VCTRL的差动信号。
图4描绘用于描述图3的延迟单元的非线性模拟控制电压VCTRL的特性的图表。
参看图4，图表的水平轴线展示模拟控制电压VCTRL，且其垂直轴线表示每延迟单元的延迟时间。可看出，根据模拟控制电压VCTRL的延迟时间根据视图3的多个延迟单元的过程变化而变化。举例而言，在1.5V操作电压下，线性模拟控制电压VCTRL的范围近似为自0.7V至1V。在此操作范围内，典型情况具有自60ps至32ps的延迟范围，缓慢情况具有自99ps至44ps的延迟范围，而快速情况具有自40ps至23ps的延迟范围。在此情况下，应根据过程来使用产品的速度分组(speed binning)。而且，在缓慢情况下，尽管由噪声引起控制电压VCTRL的小变化，仍引起延迟的大变化。因此，在DLL电路在宽频率范围中操作时其对于噪声非常敏感。相反地，在快速情况下，在宽频率范围中进行操作时可保证稳定延迟，但不可执行宽范围的延迟操作。
发明内容
因此，本发明的目的为提供使用数字及模拟控制模式的VCDL的延迟单元电路，以用于经由数字控制与模拟控制的组合来最大化其操作范围。
根据本发明的态样，提供一种模拟/数字控制DLL，其包括相位检测器，其用于接收输入时钟信号及反馈信号，并检测该两个信号之间的相位差，以提供向上检测信号或向下检测信号；电荷泵，其用于接收该向上检测信号或该向下检测信号，并基于这些信号产生经调整的输出电流；回路滤波器，其用于对该输出电流进行低通滤波，以产生模拟控制电压；VCDL，其用于接收该模拟控制电压、输入时钟信号及数字码，并基于该模拟控制电压及数字码来延迟该输入时钟信号，以产生输出时钟信号；延迟拷贝模型化单元，其由延迟因子的拷贝形成，以用于接收该输出时钟信号并产生该反馈信号；及数字码产生器，其用于产生数字码。
较佳地，该VCDL包括串联连接的多个延迟单元，且每延迟单元包括差动输入晶体管单元，其用于接收差动输入时钟信号；模拟控制晶体管单元，其一个端子连接至电源端子，且用于响应于模拟控制电压调整一精细延迟量；及数字控制晶体管单元，其连接于该模拟控制晶体管单元与该差动输入晶体管单元之间，以用于响应于数字码调整一粗略延迟量。另外，该VCDL的延迟单元进一步包括第一及第二输出节点，其连接至包括于该差动输入晶体管单元中的晶体管的每一漏极，且用于分别产生差动输出时钟信号。
较佳地，该模拟控制晶体管单元包括模拟控制负载晶体管电路，其一个端子连接至该电源端子，且其响应于第一模拟控制电压而被驱动；及模拟控制电流源晶体管电路，其一个端子连接至一接地电压端子，且其响应于第二模拟控制电压而被驱动。该数字控制晶体管单元包括数字控制负载晶体管电路，其连接于该模拟控制负载晶体管电路的另一端子与所述第一及所述第二输出节点之间，且其响应于该数字码而被驱动；及数字控制电流源晶体管电路，其连接于该差动输入晶体管单元的共同源极与该模拟控制电流源晶体管电路之间，且其响应于该数字码的互补值而被驱动。
图1为用于描述熟知模拟控制DLL的基本操作的方块图；图2为用于描述图1中所示的一般电压控制延迟线(VCDL)40的配置的方块图；图3展示图2的多个延迟单元中之一的示意性电路图；图4描绘用于描述图3的延迟单元的非线性模拟控制电压的特性的图表；图5展示用于描述根据本发明的实施例的、具有数字码产生器的模拟/数字控制DLL电路的基本操作的方块图；及图6例示根据本发明的实施例的、VCDL中的延迟单元中之一的示意性电路图。
具体实施例方式
下文中，将参考随附附图详细阐明根据本发明的延迟锁定回路(DLL)电路，以使熟悉本领域技术人员可易于实行本发明。
图5展示用于描述根据本发明的实施例的具有数字码产生器600的模拟/数字控制DLL电路的基本操作的方块图。
参看图5，本发明的模拟/数字控制DLL电路包括相位检测器100，其用于接收输入时钟信号FREF及由用延迟因子来模型化输出时钟信号FOUT而提供的反馈信号FEEDBACK_CLK，并检测其间的相位差以提供向上检测信号UP或向下检测信号DOWN；电荷泵200，其用于自相位检测器100接收向上或向下检测信号UP或Down，并响应于向上检测信号UP增大输出电流IC，且响应于向下检测信号DOWN减小输出电流IC；回路滤波器300，其用于对经增大/减小的输出电流IC进行低通滤波，以产生模拟控制电压VCTRL；VCDL 400，其用于接收模拟控制电压VCTRL、输入时钟信号FREF及数字码，并使输入时钟信号FREF延迟对应于数字码及模拟控制电压VCTRL的某一值，以产生经延迟的信号作为输出时钟信号FOUT；延迟拷贝模型化单元500，其用于接收输出时钟信号FOUT并用延迟因子使其模型化，以提供反馈信号FEEDBACK_CLK；及数字码产生器600，其用于由使用熔丝选择(fuse option)、寄存器控制及数字滤波器而产生数字码。
操作时，相位检测器100接收输入时钟信号FREF及由用延迟因子来模型化输出时钟信号Fout而得到的反馈信号FEEDBACK_CLK，并在输入时钟信号FREF的相位先于反馈信号FEEDBACK_CLK的相位时发出向上检测信号UP，且在输入时钟信号FREF的相位落后于反馈信号FEEDBACK_CLK的相位时发出向下检测信号DOWN。电荷泵200响应于来自相位检测器100的向上检测信号UP而增大并输出输出电流IC；且其响应于向下检测信号DOWN而减小并输出输出电流IC。其后，经增大/减小的输出电流IC自电荷泵200传递至回路滤波器300，该回路滤波器300进行低通滤波以产生模拟控制电压VCTRL。
同时，数字码产生器600产生数字码以控制VCDL 400的操作。接受输入时钟信号FREF、来自回路滤波器300的模拟控制电压VCTRL及来自数字码产生器600的数字码的VCDL 400使输入时钟信号FREF延迟一基于数字码及模拟控制电压VCTRL的预定值，以将经延迟的信号作为输出时钟信号FOUT输出。延迟拷贝模型化单元500接收时钟输出信号FOUT并用延迟因子对其进行模型化，以产生反馈信号FEEDBACK_CLK。换言之，延迟拷贝模型化单元500模型化芯片内部的输入时钟信号FREF的频率路径，以便使自芯片输出的数据与输入至芯片的时钟同步。
在产生数字码的数字码产生器600中，为在不同模式中具有不同功能，其可由熔丝选择来实现，该熔丝选择由不同地使用金属屏蔽、不同地应用线接合或在过程的最后步骤切断熔丝来选择对应的模式。另外，其可由寄存器控制来实现，该缓存器控制由改变储存于其中的值来选择对应的模式。或者，其可以数字滤波器实现。由于此数字码产生器600的技术实现为熟悉此项技术者所显而易见，故此处将省略其细节。
图6例示根据本发明的实施例的VCDL 400的多个延迟单元中之一的详细电路图。
参看图6，本发明的VCDL 400亦包括串联耦接的多个延迟单元40a至40d(如图2中所示)。包括于本发明的VCDL 400中的多个延迟单元的每一个包括差动输入晶体管单元10a及10b，其用于接收差动输入时钟信号IN及INB；模拟控制晶体管单元20a及20b，其一个端子连接至电源端子VDD及VSS，以用于响应于模拟控制电压PCTL及NCTL来调整精细延迟量；及数字控制晶体管单元30a及30b，其连接于模拟控制晶体管单元20a及20b与差动输入晶体管单元10a及10b之间，以用于响应于数字码<3:0>来调整粗略延迟量。另外，其进一步包括第一及第二输出节点N1及N2，所述第一及第二输出节点连接至差动输入晶体管单元10a及10b的每一漏极，以输出差动输出时钟信号OUTB及OUT。
模拟控制晶体管单元20a及20b包括模拟控制负载晶体管电路20a，其一个端子连接至电源电压端子VDD，且其响应于第一模拟控制电压PCTL而被驱动；及模拟控制电流源晶体管电路20b，其一个端子连接至接地电压端子VSS，且其响应于第二模拟控制电压NCTL而被驱动。且数字控制晶体管单元30a及30b包括数字控制负载晶体管电路30a，其连接于模拟控制负载晶体管电路20a的另一端子与第一及第二输出节点N1及N2之间，且其响应于数字码<3:0>而被驱动；及数字控制电流源晶体管电路30b，其连接于差动输入晶体管单元10a及10b的共同源极与模拟控制电流源晶体管电路20b之间，且其响应于数字码<3:0>的互补值而被驱动。
更确切而言，模拟控制负载晶体管电路20a具备多个具有关于第一及第二输出节点N1及N2对称的对称结构的单元对称负载p1a至p1d、p2a至p2d、p3a至p3d或p4a至p4d。单元对称负载的任何一者p1a至p1d包含具有一对晶体管的单元负载p1a及p1b，其中第一晶体管p1a经由其栅极接收第一模拟电压pctl，且第二晶体管p1b的栅极与漏极被共同连接。亦即，单元负载p1a及p1b与单元负载p1c及p1d彼此对称，以形成单元对称负载p1a至p1d。
数字控制负载晶体管电路30a以多个晶体管实现，该多个晶体管对应于模拟控制负载晶体管电路20a的晶体管p1a至p1d、p2a至p2d、p3a至p3d及p4a至p4d的数目，且数字控制负载晶体管电路30a受控于对应于单元对称负载p1a至p1d的位数(4位)的数字码<3:0>。数字控制负载晶体管电路30a的晶体管p5a至p5d、p6a至p6d、p7a至p7d及p8a至p8d经由栅极接收对应于模拟控制负载晶体管电路20a的单元对称负载的相同码<3:0>。
举例而言，对应于模拟控制负载晶体管电路20a的单元对称负载p1a至p1d的码<0>施加至数字控制负载晶体管电路30a的晶体管p5a至p5d的栅极；且对应于单元对称负载p2a至p2d的码<1>输入至数字控制负载晶体管电路30a的晶体管p6a至p6d的栅极。类似地，对应于单元对称负载p3a至p3d的码<2>提供至数字控制负载晶体管电路30a的晶体管p7a至p7d的栅极；且对应于单元对称负载p4a至p4d的码<3>输入至数字控制负载晶体管电路30a的晶体管p8a至p8d的栅极。
模拟控制电流源晶体管电路20b由多个晶体管n1a、n2a、n3a及n4a所构成，其对应于模拟控制负载晶体管电路20a的单元对称负载的数目(即，4)。且数字控制电流源晶体管电路30b由多个晶体管n1b、n2b、n3b及n4b所构成，其对应于模拟控制电流源晶体管电路20b的数目。
另一方面，延迟单元的延迟时间与Cb/gm成比例。此处，Cb由延迟单元的PMOS晶体管及NMOS晶体管的接面电容及布线电容(routing capacitance)以及随后延迟单元的栅电容(gate capacitance)形成。且，gm是基于PMOS晶体管的β及PCTRL的电压电平来决定。为调整粗略延迟量，其经设计以由对在负载处使用的PMOS晶体管的栅极输入进行二进制加权来与整体过程变化相对应。此外，其亦经设计以由对尾电流进行二进制加权来满足下降时间(falling time)及摆动电平(swing level)。因此，首先由选择数字码<3:0>来调整PMOS晶体管的gm及尾电流来决定粗略延迟量；且接着由调整模拟控制电压PCTL及NCTL来决定所需的精细延迟量。
换言之，输入至差动输入晶体管单元10a及10b的差动输入时钟信号IN及INB由响应于数字码<3:0>的数字控制晶体管单元30a及30b来启用粗略延迟量的调整，且亦由响应于模拟控制电压PCTL及NCTL的模拟控制晶体管单元20a及20b来启用精细延迟量的调整。
如上所述，本发明可由经由数字控制及模拟控制两者保护延迟单元的宽操作范围来防止DLL的速度分组。
本申请含有与在2005年9月28日及2005年12月27日于韩国专利局申请的韩国专利中请第2005-90865号及第2005-130863号有关的发明，这些专利申请的全文以引用的方式并入本文中。
虽然已关于特定实施例描述了本发明，但熟悉此项技术者将易于了解，在不偏离如以下申请专利范围中所界定的本发明的精神及范畴的情况下，可进行各种改变及修改。
权利要求
1.一种电压控制延迟线(VCDL)的延迟单元，其包含差动输入晶体管单元，其用于接收差动输入时钟信号；模拟控制晶体管单元，其接收电源端子，且用于响应于模拟控制电压来调整第一延迟量；及数字控制晶体管单元，其连接于该模拟控制晶体管单元与该差动输入晶体管单元之间，且用于响应于数字码来调整第二延迟量，其中所述第一延迟量小于所述第二延迟量。
2.如权利要求1的VCDL的延迟单元，其进一步包含第一及第二输出节点，所述第一及第二输出节点连接至包括于该差动输入晶体管单元中的多个晶体管的每一漏极，且用于分别产生差动输出时钟信号。
3.如权利要求2的VCDL的延迟单元，其中该模拟控制晶体管单元包括模拟控制负载晶体管电路，其一个端子连接至该电源端子，且其响应于第一模拟控制电压而被驱动；及模拟控制电流源晶体管电路，其一个端子连接至一接地电压端子，且其响应于第二模拟控制电压而被驱动。
4.如权利要求3的VCDL的延迟单元，其中该数字控制晶体管单元包括数字控制负载晶体管电路，其连接于该模拟控制负载晶体管电路的另一端子与所述第一及第二输出节点之间，且其响应于该数字码而被驱动；及数字控制电流源晶体管电路，其连接于该差动输入晶体管单元的共同源极与该模拟控制电流源晶体管电路之间，且其响应于该数字码的互补值而被驱动。
5.如权利要求3的VCDL的延迟单元，其中该模拟控制负载晶体管电路包括多个单元对称负载，该多个单元对称负载具有关于所述第一及第二输出节点对称的对称结构。
6.如权利要求5的VCDL的延迟单元，其中这些单元对称负载的每一个具有一对晶体管，其中第一晶体管经由栅极接收所述第一模拟电压，且另一晶体管的栅极与漏极被共同连接。
7.如权利要求6的VCDL的延迟单元，其中该数字控制负载晶体管电路受控于具有对应于这些单元对称负载的位数的数字码。
8.如权利要求7的VCDL的延迟单元，其中该数字控制负载晶体管电路包括对应于包括在该模拟控制负载晶体管电路中的晶体管数目的多个晶体管。
9.如权利要求8的VCDL的延迟单元，其中对应于该模拟控制负载晶体管电路的所述单元对称负载的数字控制负载晶体管电路的每一晶体管经由栅极接收一相同码。
10.如权利要求2的VCDL的延迟单元，其中该模拟控制电流源晶体管电路包括对应于该模拟控制负载晶体管电路的单元对称负载的数目的多个晶体管。
11.如权利要求10的VCDL的延迟单元，其中该数字控制电流源晶体管电路包括对应于包括在该模拟控制电流源晶体管电路中的晶体管数目的多个晶体管。
12.一种模拟/数字控制延迟锁定回路(DLL)，其包含相位检测器，其用于接收输入时钟信号及反馈信号，并检测该两个信号之间的相位差，以提供向上检测信号及向下检测信号中之一；电荷泵，其用于接收该向上检测信号及向下检测信号中之一，并基于这些信号产生经调整的输出电流；回路滤波器，其用于对该输出电流进行低通滤波，以产生模拟控制电压；电压控制延迟线(VCDL)，其用于接收该模拟控制电压、输入时钟信号及数字码，并基于该模拟控制电压及数字码来延迟该输入时钟信号，以产生输出时钟信号；延迟拷贝模型化单元，其由延迟因子的拷贝形成，且用于接收该输出时钟信号并产生该反馈信号；及数字码产生器，其用于产生数字码。
13.如权利要求12的模拟/数字控制DLL，其中该数字码产生器由熔丝选择来实现。
14.如权利要求12的模拟/数字控制DLL，其中该数字码产生器由寄存器控制来实现。
15.如权利要求12的模拟/数字控制DLL，其中该数字码产生器以数字滤波器来实现。
16.如权利要求12的模拟/数字控制DLL，其中该VCDL包括串联连接的多个延迟单元，且每延迟单元包括差动输入晶体管单元，其用于接收差动输入时钟信号；模拟控制晶体管单元，其一个端子连接至电源端子，且用于响应于模拟控制电压来调整第一延迟量；及数字控制晶体管单元，其连接于该模拟控制晶体管单元与该差动输入晶体管单元之间，且用于响应于数字码来调整第二延迟量，其中所述第一延迟量小于所述第二延迟量。
17.如权利要求16的模拟/数字控制DLL，其进一步包含第一及第二输出节点，所述第一及第二输出节点连接至包括于该差动输入晶体管单元中的多个晶体管的每一漏极，且用于分别产生差动输出时钟信号。
18.如权利要求17的模拟/数字控制DLL，其中该模拟控制晶体管单元包括模拟控制负载晶体管电路，其一个端子连接至该电源端子，且其响应于第一模拟控制电压而被驱动；及模拟控制电流源晶体管电路，其一个端子连接至一接地电压端子，且其响应于第二模拟控制电压而被驱动。
19.如权利要求18的模拟/数字控制DLL，其中该数字控制晶体管单元包括数字控制负载晶体管电路，其连接于该模拟控制负载晶体管电路的另一端子与所述第一及第二输出节点之间，且其响应于该数字码而被驱动；及数字控制电流源晶体管电路，其连接于该差动输入晶体管单元的共同源极与该模拟控制电流源晶体管电路之间，且其响应于该数字码的互补值而被驱动。
20.如权利要求18的模拟/数字控制DLL，其中该模拟控制负载晶体管电路包括多个单元对称负载，该多个单元对称负载具有关于所述第一及第二输出节点对称的对称结构。
21.如权利要求20的模拟/数字控制DLL，其中这些单元对称负载的每一个具有一对晶体管，其中第一晶体管经由栅极接收所述第一模拟电压，且另一晶体管的栅极与漏极被共同连接。
22.如权利要求21的模拟/数字控制DLL，其中该数字控制负载晶体管电路受控于对应于这些单元对称负载的位数的数字码。
23.如权利要求22的模拟/数字控制DLL，其中该数字控制负载晶体管电路包括对应于包括在该模拟控制负载晶体管电路中的晶体管数目的多个晶体管。
24.如权利要求23的模拟/数字控制DLL，其中对应于该模拟控制负载晶体管电路的单元对称负载的数字控制负载晶体管电路的每一晶体管经由栅极接收一相同码。
25.如权利要求17的模拟/数字控制DLL，其中该模拟控制电流源晶体管电路包括对应于该模拟控制负载晶体管电路的所述单元对称负载数目的多个晶体管。
26.如权利要求25的模拟/数字控制DLL，其中该数字控制电流源晶体管电路包括对应于包括在该模拟控制电流源晶体管电路中的晶体管数目的多个晶体管。
全文摘要
本发明提供模拟/数字控制延迟锁定回路(DLL)。该DLL包括相位检测器，其用于检测输入时钟信号与反馈信号间的相位差，以提供向上检测信号(up detection signal)或向下检测信号(down detection signal)；电荷泵，其用于基于该向上信号或该向下信号产生经调整的输出电流；回路滤波器，其用于对该输出电流进行低通滤波，以产生模拟控制电压；电压控制延迟线(VCDL)，其用于接收该模拟控制电压、输入时钟信号及数字码，并基于该模拟控制电压及数字码来延迟该输入时钟信号，以提供输出时钟信号；延迟拷贝模型化单元，其由延迟因子的拷贝形成，且用于取决于该输出时钟信号而产生该反馈信号；及数字码产生器，其用于产生数字码。
文档编号G11C7/22GK1941184SQ200610108799
公开日2007年4月4日 申请日期2006年8月16日 优先权日2005年9月28日
发明者金龙珠 申请人:海力士半导体有限公司