专利名称：三级非易失半导体存储器设备及其驱动方法
技术领域：
一般地，本发明涉及半导体存储器设备；更具体地，涉及具有三级存储器单元的非易失半导体存储器设备，以及操作该非易失半导体存储器设备的方法。
背景技术：
非易失半导体存储器设备当电源从其断开时保持所存储的数据。已经知道有适合于非易失半导体存储器设备的各种类型的存储器单元。用于非易失半导体存储器设备的一种此类存储器单元为单晶体管型存储器单元。
一般地，晶体管型存储器单元MC，如图1所示，包含半导体基底上的源极S与漏极D，在介电氧化物层DOX与栅极氧化物层GOX之间形成的浮动栅极FG，以及控制栅极CG。浮动栅极FG俘获电子。被俘获的电子设立存储器单元MC的门限电压。当非易失半导体存储器设备运行于读取操作时，检测存储器单元MC的门限电压，并且在其中存储所检测的数据。
一般地，在非易失半导体存储器设备的存储器单元MC中，可以反复运行编程与擦除快做。单晶体管存储器单元MC的各种功能由各种类型的施加电压确定。当电子移动到浮动栅极FG时，对此类单晶体管存储器单元MC编程。电子可以通过Fowler-Nordheim隧道(FN)或者电子注入移动到浮动栅极FG。电子注入可以为沟道热电子注入(CHE)或沟道启动次级电子注入(CISEI)。FN广泛用于一次擦除所有数据的闪烁存储器。、一般地，晶体管存储器单元MC存储两个值之一。这两个数据值，如图2所示，由被设置为两个电平之一的门限值存储。例如，当存储器单元MC的门限电压低于参考电压VM时，数据读取为“1”；而当存储器单元MC的门限电压高于参考电压VM时，数据读取为“0”。
随着半导体存储器设备变得高度集成，人们开发出了四级存储器单元。四级存储器单元，如图3所示，可以被编程为四个门限电压电平之一。结果，四级存储器单元可以存储四种数据类型之一。因此，具有四级存储器单元的非易失半导体存储器设备(此后称为“四级非易失半导体存储器设备”)的数据存储容量是具有两级存储器单元的非易失半导体存储器设备(此后称为“两级非易失半导体存储器设备”)的两倍。
在四级存储器单元中，临近级别的门限电压之间的余量一般为0.67V，这是非常窄的。由于电子泄露等等，每个存储器单元的门限电压可能移动。相应地，被编程为四个门限电平之一的存储器单元MC的门限电压可能移动到临近的门限电压。结果，四级非易失半导体存储器设备具有可靠性低的问题。
另外，在四级存储器单元中，临近级别的门限电压之间的余量非常窄，并且施加到存储器单元的控制栅极的编程电压需要间隔非常窄的增量。相应地，四级非易失半导体存储器设备具有编程所需时间非常长的问题。
为了提高四级存储器单元的可靠性、以及减少编程所需时间，人们提出了具有三级存储器单元的非易失半导体存储器设备(此后称为“三级非易失半导体存储器设备”)。
三级存储器单元MC，如图4所示，具有三级门限电压组G1、G2、G3。在这种情况下，两个存储器单元MC形成一组，并且操作来存储3比特数据。
因此，与两级存储器单元相比，三级存储器单元具有更大量的存储状态，由此具有相对较高的集成度。另外，与四级存储器单元相比，三级存储器单元在门限电压组之间具有更大的间隔。由此，三级存储器单元具有相对较高的可靠性，并且相对减少了编程所需时间。
同时，现有的三级非易失半导体存储器设备，如图5所示，使用以下方法作为基本操作从两个存储器单元MC1与MC2的每一个中，读取3级(G1、G2、G3)状态，并且将所读取的状态转换为3比特(BIT1、BIT2、BIT3)信息。因此，现有的三级非易失半导体存储器设备，如图6所示，具有以下缺点其在页缓冲器20与数据输入/输出(I/O)线30之间，需要三级代码转换电路40，从而增加了对布局的限制。
另外，在现有的三级非易失半导体存储器设备中，在读取操作时，通过检查两个存储器单元的每一个的三级状态，来确定三比特数据值。相应地，即使在确定一比特数据值的情况下，也需要进行总共四个数据取操作。结果，现有的三级非易失半导体存储器设备具有总体取速度低的缺点。
另外，在现有的三级非易失半导体存储器设备中，在编程时依次编程两个存储器单元，因此其具有总体编程速度低的缺点。
发明内容
一种实施例包括一种用于非易失半导体存储器设备的页缓冲器，包含开关，被配置来将耦合于第一存储器单元的第一比特线耦合到耦合于第二存储器单元的第二比特线；第一锁存块，耦合于第一比特线，并且被配置来将第一锁存数据传送给第一存储器单元；以及第二锁存块，耦合于第二比特线及第一锁存块，并且被配置来将第二锁存数据传送给第二存储器单元。
另一实施例包括一种对非易失半导体存储器设备编程的方法，包含响应于第一数据比特，对第一存储器单元门限电压编程；响应于第二数据比特以及第一存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程；以及响应于第三数据比特以及第二存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程。
另一实施例包括一种读取非易失半导体存储器的方法，包含利用第一参考电压，读出第一存储器单元门限电压；利用第二参考电压，读出第二存储器单元门限电压；以及响应于读出第一存储器单元门限电压与第二存储器单元门限电压，生成数据比特。
图1为显示典型晶体管型存储器单元的纵向剖面图；图2为显示典型两级存储器单元的门限电压的分布的图示；图3为显示典型四级存储器单元的门限电压的分布的图示；图4为显示典型三级存储器单元的门限电压的分布的图示；图5为常规非易失半导体存储器设备中的三比特数据与相关门限电压的表；图6为显示部分常规非易失半导体存储器设备的方框图；图7为显示根据实施例的部分非易失半导体存储器设备的方框图；图8为显示图7存储器阵列部分的方框图，其显示NAND型非易失半导体存储器设备的存储器阵列；图9为显示图7的页缓冲器的电路图；图10与11为分别显示根据实施例的非易失半导体存储器设备的编程方法中第一页编程的流程图与数据流图；图12为显示在根据实施例的非易失半导体存储器设备的编程方法中、在进行第一页编程之后、存储器单元的门限电压变化的视图；图13a与13b为显示根据实施例的非易失半导体存储器设备的编程方法中第二页编程的流程图；图14a与14b为基于图13a与13b的流程图的数据流图；图15为显示在根据实施例的非易失半导体存储器设备的编程方法中、在进行第二页编程之后、存储器单元的门限电压变化的视图；图16a与16b为显示根据实施例的非易失半导体存储器设备的编程方法中第三页编程的流程图；图17a与17b为基于图16a与16b的流程图的数据流图；图18为显示在根据实施例的非易失半导体存储器设备的编程方法中、在进行第三页编程之后、第一存储器单元与第二存储器单元的门限电压变化的视图；图19为显示在根据实施例的非易失半导体存储器设备的读取方法中、第一页读取步骤的流程图；图20a与20b为基于图19流程图的数据流图；图21为显示在根据实施例的非易失半导体存储器设备的读取方法中、第二页读取的流程图；图22a与22b为基于图21流程图的数据流图；图23a与23b为显示在根据实施例的非易失半导体存储器设备的读取方法中、第三页读取的流程图；图24a与24b为基于图23a与23b流程图的数据流图；图25为显示由根据实施例的非易失半导体存储器设备执行的页解码方法的图示；图26为显示由非易失半导体存储器设备执行的编程操作的实施例的流程图；图27为显示由非易失半导体存储器设备执行的读取操作的实施例的流程图；图28为显示根据另一实施例的图7的存储器阵列部分的图示；图29为显示根据另一实施例的图7的存储器阵列部分的图示，其显示NOR型非易失半导体存储器设备的存储器阵列；图30为显示根据另一实施例的图7的存储器阵列部分的图示，其显示OR型非易失半导体存储器设备的存储器阵列。
具体实施例方式
通过以下结合附图的详细描述，将会更清楚地理解本发明的以上以及其他目的、特征、以及其他优点。参照附图描述了优选实施例。在以下描述中，如果认为对相关公知功能与构造的详细描述会使实施例的理解不清楚，则省略详细描述。
在非易失半导体存储器设备的实施例中，包含三级存储器单元。如上所述，三级存储器单元(MC)具有三个门限电压组。可以根据第一参考电压VR1与第二参考电压VR2，划分存储器单元MC的门限电压组。例如，可以将门限电压低于第一参考电压VR1的门限电压组指定为“第一门限电压组G1”，可以将门限电压在第一参考电压VR1与第二参考电压VR2之间的门限电压组指定为“第二门限电压组G2”。另外，可以将门限电压高于第二参考电压VR2的门限电压组指定为“第三门限电压组G3”。
可以分别在验证编程是否成功的验证读取操作以及读取所存储的数据的正常读取操作中，将第一参考电压VR1与第二参考电压VR2设置为不同的电平。在该文中，假定第一参考电压VR1与第二参考电压VR2中的每一个在验证读取操作以及正常读取操作中不变。但是，作出该假定是为了描述方便。如上所述，此类参考电压可能变化。
图7为显示根据实施例的部分非易失半导体存储器设备的方框图。在图7中，显示有存储器阵列100、页缓冲器200、以及行解码器300。
图8为显示图7存储器阵列100的一部分的方框图，其显示NAND型非易失半导体存储器设备的存储器阵列。存储器阵列100包含按行列矩阵结构排列的存储器单元MC。
如图8所示，存储器阵列100包含第一单元串ST1与第二单元串ST2。第一单元串ST1耦合至第一比特线，第二单元串ST2耦合至第二比特线。第一单元串ST1包含多个第一存储器单元MC1，第二单元串ST2包含多个第二存储器单元MC2。第一存储器单元MC1与第二存储器单元MC2可以电气方式编程与擦除，并且保持数据，即使没有供电也如此。一个第一存储器单元MC1与一个第二存储器单元MC2可以形成一对。
在第一存储器单元MC1与第二存储器单元MC2的对中，可以对形成单个组的第一到第三比特数据编程。另外，可以读取根据第一存储器单元MC1与第二存储器单元MC2对的门限电压的存储状态，作为第一到第三比特数据。
在此处，所使用的第一到第三比特数据可以标记为“BIT1 to BIT3”(BIT1到BIT3)。
优选地，形成对的第一存储器单元MC1与第二存储器单元MC2分别位于第一单元串ST1与第二单元串ST2。
再次参照图7，通过第一比特线BL1与第二比特线BL2，页缓冲器200耦合至存储器阵列。页缓冲器200被驱动来将形成组的第一到第三比特数据BIT1到BIT3映射到第一存储器单元MC1与第二存储器单元MC2对的门限电压组。
图9为详细显示图7的页缓冲器200的电路图。页缓冲器200包含开关SW、第一锁存块LTBK1与第二锁存块LTBK2。
可以响应于开关控制信号SWC，控制该开关，以将第一比特线BL1连接到第二比特线BL2。
第一锁存块LTBK1可以存储第一锁存数据DLT1。另外，通过第一比特线BL1，第一锁存块LTBK1可以发送/接收去向/来自存储器阵列100的数据。第一缓冲器块LTBK1包含读出节点NSEN、第一锁存单元210、第一触发单元220、以及翻转触发单元230。
响应于第一比特线连接信号，将读出节点NSEN连接到第一比特线BL1。然后，通过比特线闭锁元件240，可以提供读出节点NSEN上的数据。
第一锁存单元210锁存并存储第一锁存数据DLT1。响应于第一比特线选择信号BLSLT1，第一锁存单元210将第一锁存数据DLT1映射到第一比特线BL1。
第一触发单元220可以根据读出节点NSEN的电压电平或者第二缓冲器块LTBK2的第二锁存数据DLT2，将第一锁存数据DLT1改变为逻辑H状态。在此处，所使用的逻辑L状态与逻辑H状态可以分别被指定为“第一逻辑状态”与“第二逻辑状态”。
详细地，第一触发单元220包含传送单元221与触发电路223。响应于传送控制信号TR，使能传送单元221。在这种情况下，根据第二缓冲器块LTBK2的第二锁存数据DLT2，传送单元221将第一锁存数据DLT1从逻辑L状态触发到逻辑H状态。
响应于第一锁存控制信号LCH1，使能触发电路223。在这种情况下，根据读出节点NSEN的电压电平，触发电路223进行控制操作，从而在第一锁存单元210中锁存的第一锁存数据DLT1被设置为逻辑H状态。
根据读出节点NSEN的电压电平与第二缓冲器块LTBK2的第二锁存数据DLT2，翻转触发单元230可以将在第一锁存单元210中锁存的第一锁存数据DLT1改变为逻辑L状态。根据读出节点NSEN的电压电平，翻转触发单元230进行控制操作，从而第一锁存数据DLT1可以改变。例如，当在第二锁存块LTBK2中锁存的第二锁存数据DLT2的逻辑状态为逻辑L时，翻转触发单元230不会将第一锁存数据DLT1改变为逻辑L状态。
优选地，第一缓冲器块LTBK1还包含第一输入/输出单元250。第一输入/输出单元250可以装入(load)第一锁存单元210的第一锁存数据DLT1，或者可以将第一锁存数据DLT1提供给内部数据线IDL。
响应于读出预充电信号/PRE，读出预充电块201用电源电压VDD对读出节点NSEN预充电。
参照图9，第二锁存块LTBK2可以存储第二锁存数据DLT2。另外，通过第二比特线BL2，第二锁存块LTBK2可以发送/接收去向/来自存储器阵列100的数据。
第二缓冲器块LTBK2包含第二锁存单元260与第二触发单元270。第二锁存单元260锁存并存储第二锁存数据DLT2。另外，响应于第二比特线选择信号BLSLT2，第二锁存单元260可以发送/接收到第二比特线BL2的第二锁存数据DLT2。
第二触发单元270可以根据读出节点NSEN的电压电平，将第二锁存数据DLT2改变为逻辑H状态。响应于第二锁存控制信号LCH2，使能第二触发单元270。在这种情况下，根据读出节点NSEN的电压电平，第二触发单元270进行控制操作，从而在第二锁存单元260中锁存的第二锁存数据DLT2被改变为逻辑H状态。
再次参照图7，行解码器300耦合至存储器阵列100，以控制选定字线WL的电压电平。根据行地址XADD，行解码器300激活选定字线WL。行解码器300提供串选择信号SSL与地选择信号GSL。数据输入/输出电路700将在页缓冲器200中锁存的数据输出到外部系统，并且将从外部系统输入的数据装到页缓冲器200上。
图7的非易失半导体存储器设备还包含页识别电路500与控制信号生成电路600。
页识别电路500接收行地址XADD，并且提供页信息PGIF给控制信号生成电路600。在这种情况下，页信息PGIF包含指示第一到第三页中哪页对应于收到的行地址XADD的信息。
响应于操作命令CMD与页信息PGIF，控制信号生成电路600确定编程操作、读取操作等等，并且向页缓冲器200、行解码器300、以及数据I/O电路400提供根据所确定的操作的控制信号。
同时，在该实施例中，假定内部数据线IDL上的数据值等于第一到第三比特数据BIT1到BIT3中每一个的数据值，其在进行编程或读取操作时从页缓冲器之外提供。即，假定当每个比特数据值为“1”时，内部数据线IDL的逻辑电平为逻辑H，而当每个比特数据值为“0”时，内部数据线IDL的逻辑电平为逻辑L。
如图3所示，在三级非易失半导体存储器设备中，在页缓冲器与数据I/O线之间，不需要三级代码转换电路。由此，显著减少了对布局的限制。
接着描述非易失半导体存储器设备编程方法的实施例。对存储器单元对的编程按照第一到第三页编程步骤的次序进行，其分别使用第一到第三比特数据BIT1到BIT3。
图10与11为分别显示非易失半导体存储器设备编程方法的实施例中第一页编程的流程图与数据流图。在第一页编程时，根据第一比特数据BIT1，将第一存储器单元MC1的门限电压编程为第二门限电压组G2。
参照图10，在S1110，第一锁存数据DLT1被重置为逻辑H状态。在S1120，通过内部数据线IDL，装入第一比特数据BIT1，作为第一锁存数据DLT1(参照图11的A1)。即，当第一比特数据BIT1为“0”时，第一锁存数据DLT1被锁存为逻辑L状态。相反，当第一比特数据BIT1为“1”时，第一锁存数据DLT1被维持在逻辑H状态。
接着，在S1130，利用第一锁存数据DLT1，对第一存储器单元MC1进行编程(参照图11的A2)。即，如果第一比特数据BIT1为“0”，则第一存储器单元MC1的门限电压增加，而如果第一比特数据BIT1为“1”，则第一存储器单元MC1的门限电压被维持在其先前状态上。
另外，在S1140，根据第一参考电压VR1，第一存储器单元MC1的门限电压被反映到读出节点NSEN上(参照图11的A3)。即，在读出节点NSEN上，反映第一存储器单元MC1的门限电压是否高于第一参考电压VR1。例如，如果第一存储器单元MC1的门限电压高于第一参考电压VR1，则读出节点NSEN的电压电平被调整到电源电压VDD。相反，如果第一存储器单元MC1的门限电压低于第一参考电压VR1，则读出节点NSEN的电压电平被调整到地电压VSS。
在S1150，生成第一锁存控制信号LCH1，作为H脉冲。此时，根据读出节点NSEN的电压电平，第一锁存数据DLT1选择性地改变到逻辑H状态(参照图11的A4)。换言之，如果读出节点NSEN的电压电平为电源电压VDD，则第一锁存数据DLT1被设置为逻辑H状态。相反，如果读出节点NSEN的电压电平被调整到地电压VSS，则第一锁存数据DLT1被维持在其先前数据状态上。
因此，在进行了S1150之后第一锁存数据DLT1为逻辑L状态这一事实意味着虽然对第一存储器单元MC1进行编程，但是第一存储器单元MC1的门限电压没有被调整到根据第一比特数据BIT1的第一或第二门限电压组G1或G2的目标。
在S1160，生成第一数据线控制信号DIO1，作为H脉冲，从而读出第一锁存数据DLT1的逻辑状态(参照图11的A5)。在S1170，验证编程是否成功。在该实施例中，在S1160读取的数据的逻辑H状态指示编程成功。相反，在S1160读取的数据的逻辑L状态指示编程失败。
如果编程失败，则流程返回到S1130。在这种情况下，在S1130，选定字线的电压电平逐步增加。
图12为显示在根据实施例的非易失半导体存储器设备的编程方法中、在进行第一页编程之后、第一存储器单元MC1与第二存储器单元MC2的门限电压变化的视图。
当第一比特数据BIT1为“1”(情况11)时，第一存储器单元MC1与第二存储器单元MC2的门限电压都维持在擦除状态，即在第一门限电压组G1上。
当第一比特数据BIT1为“0”(情况12)时，第一存储器单元MC1的门限电压被调整到第二门限电压组G2，并且，第二存储器单元MC2的门限电压被维持在第一门限电压组G1上。
图13a与13b为显示根据实施例的非易失半导体存储器设备编程方法中第二页编程的流程图。另外，图14a与14b为基于图13a与13b的流程图的数据流图。在第二页编程时，根据第二比特数据BIT2、以及第一存储器单元MC1的门限电压，将第一存储器单元MC1或第二存储器单元MC2的门限电压编程为第三门限电压组G3。
参照图13a与13b，在S1205，第一锁存数据DLT1与第二锁存数据DLT2被重置为逻辑H状态。在S1210，通过内部数据线IDL，利用第二比特数据BIT2，进行控制第一锁存数据DLT1与第二锁存数据DLT2的数据装入步骤(参照图14a的B1)。即，当第二比特数据BIT2为“0”时，第一锁存数据DLT1与第二锁存数据DLT2被锁存为逻辑L状态。相反，当第二比特数据BIT2为“1”时，第一锁存数据DLT1与第二锁存数据DLT2被维持在逻辑H状态。
此后，在S1215与S1220，利用在第一页编程步骤中在第一存储器单元中编程的数据，进行控制在数据装入步骤控制的第二锁存数据DLT2的先前数据反映步骤。
详细地，在S1215，根据第一参考电压VR1，将在第一页编程步骤中编程的第一存储器单元MC1的数据反映在读出节点NSEN上(参照图14a的B2)。另外，在S1220，利用在S1215获得的读出节点NSEN的电压电平，控制第二锁存数据DLT2(参照图14a的B3)。因此，如果第一比特数据BIT1为“0”，则读出节点NSEN为逻辑H状态，并且第二锁存数据DLT2改变为逻辑H状态。相反，如果第一比特数据BIT1为“1”，则读出节点NSEN为逻辑L状态，并且第二锁存数据DLT2被维持在其当前状态上。
在S1225，传送控制信号TR被激活为逻辑H状态。因此，在S1225，响应于第二锁存数据DLT2，将第一锁存数据DLT1选择性地设置为逻辑H状态(参照图14a的B4与B4′)。即，如果第二锁存数据DLT2当前为“1”，则第一锁存数据DLT1被维持在其先前状态上。相反，如果第二锁存数据DLT2为“0”，则第一锁存数据DLT1改变为逻辑H状态。
以下描述在进行了S1225之后，第一锁存数据DLT1与第二锁存数据DLT2的逻辑状态。
即，如果第二比特数据BIT2为“1”，则第一锁存数据DLT1与第二锁存数据DLT2为逻辑H，而不管第一比特数据BIT1的值为何。
另外，如果第一比特数据BIT1为“0”且第二比特数据BIT2为“0”，则第一锁存数据DLT1为逻辑L，而第二锁存数据DLT2为逻辑H。
另外，如果第一比特数据BIT1为“1”且第二比特数据BIT2为“0”，则第一锁存数据DLT1为逻辑H，而第二锁存数据DLT2为逻辑L。
此后，在S1230，利用第一锁存数据DLT1与第二锁存数据DLT2，对第一存储器单元MC1与第二存储器单元MC2进行编程(参照图16b的B5与B5′)。即，如果第二比特数据BIT2为“1”，则第一存储器单元MC1的门限电压被维持在其先前状态上。
同时，如果第二比特数据BIT2为“0”，则将第一存储器单元MC1或第二存储器单元MC2的门限电压调整到第三门限电压组G3。换言之，如果第一比特数据BIT1为“0”，则将第一存储器单元MC1的门限电压调整到第三门限电压组G3。如果第一比特数据BIT1为“1”，则将第二存储器单元MC2的门限电压调整到第三门限电压组G3。
因此，如果作为第一页编程的结果、已经将第一存储器单元MC1的门限电压调整到第二门限电压组G2，则在第二页编程时，将第一存储器单元MC1的门限电压调整到第三门限电压组G3。相反，当作为第一页编程的结果、已经将第一存储器单元MC1的门限电压维持在第一门限电压组G1上时，则在第二页编程时，响应于第二比特数据BIT2，将第二存储器单元MC2的门限电压调整到第三门限电压组G3。
接着，在S1235，根据第二参考电压VR2，将第一存储器单元MC1的门限电压反映在读出节点NSEN上(参照图14b的B6)。即，在读出节点NSEN上反映第一存储器单元MC1的门限电压是否高于第二参考电压VR2。
在S1240，生成第一锁存控制信号LCH1，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第一锁存数据DLT1选择性地改变到逻辑H状态(参照图14b的B7)。
另外，在S1245，根据第二参考电压VR2，将第二存储器单元MC2的门限电压反映在读出节点NSEN上(参照图14b的B8)。即，在读出节点NSEN上反映第二存储器单元MC2的门限电压是否高于第二参考电压VR2。
在S1250，生成第二锁存控制信号LCH2，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第二锁存数据DLT2选择性地从逻辑L状态触发到逻辑H状态(参照图14b的B9)。
在S1255，同时或依次生成第一数据线控制信号DIO1与第二数据线控制信号DIO2，作为H脉冲，并且读出第一锁存数据DLT1与第二锁存数据DLT2的逻辑状态(参照图14b的B10)。在S1260，验证编程是否成功。
对于本领域技术人员来说，显然在该实施例的非易失半导体存储器设备中，可以使用如果第一存储器单元MC1与第二存储器单元MC2中任何一个的门限电压被调整为第三门限电压组G3、则能够验证编程是否成功的电路，作为编程验证电路，用来在S1260验证编程是否成功。
如果编程失败，则重复S1230及以下步骤。此时，在S1230，选定字线或比特线的电压电平逐步增加。
当参照图10的S1140到S1150时，本领域技术人员可以明白图13b的S1235、S1240、S1245、以及S1250的读出节点NSEN电压电平以及第一锁存数据DLT1与第二锁存数据DLT2逻辑状态的变化，因此省略其详细描述。
图15为显示在根据实施例的非易失半导体存储器设备的编程方法中、在进行第二页编程之后、第一存储器单元MC1与第二存储器单元MC2的门限电压变化的视图。
当第一比特数据BIT1与第二比特数据BIT2都为“1”(情况21)时，第一存储器单元MC1与第二存储器单元MC2的门限电压都维持在擦除状态，即在第一门限电压组G1上。
当第一比特数据BIT1为“1”且第二比特数据BIT2为“0”(情况22)时，第一存储器单元MC1的门限电压被维持在第一门限电压组G1上，第二存储器单元MC2的门限电压被调整到第三门限电压组G3。
当第一比特数据BIT1为“0”且第二比特数据BIT2为“1”(情况23)时，第一存储器单元MC1的门限电压被维持在第二门限电压组G2上，第二存储器单元MC2的门限电压被维持在第一门限电压组G1上。
当第一比特数据BIT1与第二比特数据BIT2都为“0”(情况24)时，第一存储器单元MC1的门限电压被调整到第三门限电压组G3，第二存储器单元MC2的门限电压被维持在第一门限电压组G1上。
图16a与16b为显示根据实施例的非易失半导体存储器设备编程方法中第三页编程的流程图。图17a与17b为基于图16a与16b的流程图的数据流图。在第三页编程时，根据第三比特数据BIT3，将第一存储器单元MC1或第二存储器单元MC2的门限电压编程为第二门限电压组G2。
参照图16a与16b，在S1305，第一锁存数据DLT1与第二锁存数据DLT2被重置为逻辑H状态。在S1310，通过内部数据线IDL，利用第三比特数据BIT3，装入第一锁存数据DLT1与第二锁存数据DLT2(参照图17a的C1)。即，当第三比特数据BIT3为“0”时，第一锁存数据DLT1与第二锁存数据DLT2被锁存为逻辑L状态。相反，当第三比特数据BIT3为“1”时，第一锁存数据DLT1与第二锁存数据DLT2被维持在逻辑H状态。
接着，在S1315与S1320，利用在第二页编程中在第二存储器单元MC2中编程的数据，控制第二锁存数据DLT2。
详细地，在S1315，根据第二参考电压VR2，将在第二页编程步骤中编程的第二存储器单元MC2的数据反映在读出节点NSEN上(参照图17a的C2)。另外，在S1320，利用在步骤S1315获得的读出节点NSEN的电压电平，选择性地改变第二锁存数据DLT2(参照图17a的C3)。因此，当第一比特数据BIT1为“1”且第二比特数据BIT2为“0”时，第二锁存数据DLT2触发至逻辑H状态。相反，在除第一比特数据BIT1为“1”且第二比特数据BIT2为“0”之外的其余情况下，第二锁存数据DLT2被维持在其先前状态上。
另外，在S1325，传送控制信号TR被激活为逻辑H状态。因此，在S1325，利用第二锁存数据DLT2，选择性地改变第一锁存数据DLT1(参照图17a的C4与C4′)。即，当第一比特数据BIT1为“1”且第二比特数据BIT2为“0”时，第一锁存数据DLT1被维持在其先前状态上。
相反，在其余情况下，第一锁存数据DLT1触发至逻辑H状态。
以下描述在进行了S1325之后，第一锁存数据DLT1与第二锁存数据DLT2的逻辑状态。
即，当第三比特数据BIT3为“1”时，第一锁存数据DLT1与第二锁存数据DLT2为逻辑H，而不管第一比特数据BIT1与第二比特数据BIT2的值为何。
另外，当第一比特数据BIT1与第二比特数据BIT2为“0”且第三比特数据BIT3为“0”时，第一锁存数据DLT1为逻辑H，而第二锁存数据DLT2为逻辑L。
另外，当第一比特数据BIT1为“1”且第二比特数据BIT2与第三比特数据BIT3为“0”时，第一锁存数据DLT1为逻辑L，而第二锁存数据DLT2为逻辑H。
另外，当第一比特数据BIT1为“0”、第二比特数据BIT2为“1”、且第三比特数据BIT3为“0”时，第一锁存数据DLT1为逻辑H，而第二锁存数据DLT2为逻辑L。
另外，当第一至第三比特数据BIT1至BIT3为“0”时，第一锁存数据DLT1为逻辑H，而第二锁存数据DLT2为逻辑L。
此后，在S1330，利用第一锁存数据DLT1与第二锁存数据DLT2，对第一存储器单元MC1与第二存储器单元MC2进行编程(参照图19b的C5)。当第三比特数据BIT3为“1”时，第一存储器单元MC1与第二存储器单元MC2的门限电压被维持在其先前状态上。
相反，当第三比特数据BIT3为“0”时，则将第一存储器单元MC1或第二存储器单元MC2的门限电压调整到第二门限电压组G2。换言之，当第一比特数据BIT1为“1”且第二比特数据BIT2为“0”时，则将第一存储器单元MC1的门限电压调整到第二门限电压组G2。在其余情况下，将第二存储器单元MC2的门限电压调整到第二门限电压组G2。
因此，当作为第二页编程的结果、已经将第二存储器单元MC2的门限电压调整到第三门限电压组G3时，则在第三页编程时，响应于第三比特数据BIT3，将第一存储器单元MC1的门限电压调整到第二门限电压组G2。相反，当作为第二页编程步骤的结果、已经将第二存储器单元MC2的门限电压维持在第一门限电压组G1上时，则在第三页编程时，响应于第三比特数据BIT3，将第二存储器单元MC2的门限电压调整到第二门限电压组G2。
接着，在S1335，根据第一参考电压VR1，将第一存储器单元MC1的门限电压反映在读出节点NSEN上(参照图17b的C6)。
在步骤S1340，生成第一锁存控制信号LCH1，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第一锁存数据DLT1选择性地改变到逻辑H状态(参照图17b的C7)。
另外，在S1345，根据第一参考电压VR1，将第二存储器单元MC2的门限电压反映在读出节点NSEN上(参照图17b的C8)。
在S1350，生成第二锁存控制信号LCH2，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第二锁存数据DLT2选择性地改变为逻辑H状态(参照图17b的C9)。
在S1355，同时或依次生成第一数据线控制信号DIO1与第二数据线控制信号DIO2，作为H脉冲，从而读出第一锁存数据DLT1与第二锁存数据DLT2的逻辑状态(参照图17b的C10)。在步骤S1360，验证编程是否成功。
如果编程失败，则重复S1330及以下步骤。此时，在S1330，选定字线或比特线的电压电平逐步增加。
同时，当参照图10的S1140和S1150时，本领域技术人员可以明白图17b的S1335、S1340、S1345、以及S1350的读出节点NSEN电压电平以及第一锁存数据DLT1与第二锁存数据DLT2逻辑状态的变化，因此省略其详细描述。
图18为显示在根据实施例的非易失半导体存储器设备的编程方法中、在进行第三页编程步骤之后、第一存储器单元MC1与第二存储器单元MC2的门限电压变化的视图。
当第一比特数据BIT1、第二比特数据BIT2、与第三比特数据BIT3都为“1”(情况31)时，第一存储器单元MC1与第二存储器单元MC2的门限电压都维持在擦除状态，即在第一门限电压组G1上。
当第一比特数据BIT1与第二比特数据BIT2为“1”、且第三比特数据BIT3为“0”(情况32)时，第一存储器单元MC1的门限电压被维持在第一门限电压组G1上，第二存储器单元MC2的门限电压被调整到第二门限电压组G2。
当第一比特数据BIT1为“1”、第二比特数据BIT2为“0”、且第三比特数据BIT3为“1”(情况33)时，第一存储器单元MC1的门限电压被维持在第一门限电压组G1上，第二存储器单元MC2的门限电压被维持在第三门限电压组G3上。
当第一比特数据BIT1为“1”、第二比特数据BIT2为“0”、且第三比特数据BIT3为“0”(情况34)时，第一存储器单元MC1的门限电压被调整到第二门限电压组G2，第二存储器单元MC2的门限电压被维持在第三门限电压组G3上。
当第一比特数据BIT1为“0”、第二比特数据BIT2为“1”、且第三比特数据BIT3为“1”(情况35)时，第一存储器单元MC1的门限电压被维持在第二门限电压组G2上，第二存储器单元MC2的门限电压被维持在第一门限电压组G1上。
当第一比特数据BIT1为“0”、第二比特数据BIT2为“1”、且第三比特数据BIT3为“0”(情况36)时，第一存储器单元MC1的门限电压被维持在第二门限电压组G2上，第二存储器单元MC2的门限电压被调整到第二门限电压组G2。
当第一比特数据BIT1为“0”、第二比特数据BIT2为“0”、且第三比特数据BIT3为“1”(情况37)时，第一存储器单元MC1的门限电压被维持在第三门限电压组G3上，第二存储器单元MC2的门限电压被维持在第一门限电压组G1上。
当第一比特数据BIT1、第二比特数据BIT2、与第三比特数据BIT3都为“0”(情况38)时，第一存储器单元MC1的门限电压被维持在第三门限电压组G3上，第二存储器单元MC2的门限电压被调整到第二门限电压组G2。
由此，在实施例的三级非易失半导体存储器设备的驱动方法中，可以根据三个依次提供的比特数据BIT1、BIT2、BIT3，同时控制第一存储器单元MC1与第二存储器单元MC2的门限电压。另外，可以通过对于每个比特数据值的仅仅一或两次读取操作，验证编程是否成功。
因此，根据实施例的三级非易失半导体存储器设备的编程方法，总体操作速度非常高。
此后，描述非易失半导体存储器设备的读取方法的实施例。在该例子中，即使可以随机地分别执行读取第一到第三比特数据BIT1到BIT3的第一到第三页读取步骤，进行存储器单元对的读取也没有问题。
图19为显示在根据实施例的非易失半导体存储器设备的读取方法中、第一页读取的流程图。图20a与20b为基于图19流程图的数据流图。在第一页读取时，验证第一门限电压组G1的第一存储器单元MC1与第三门限电压组G3的第二存储器单元MC2，从而读取第一比特数据BIT1。
参照图19，在S1410，第一锁存数据DLT1与第二锁存数据DLT2被设置为逻辑L状态(参照图20a的D1)。
另外，在S1420与S1430，利用依赖于基于第一参考电压VR1验证的第一存储器单元MC1门限电压的数据，进行控制第二锁存数据DLT2的数据获取(fetching)。
详细地，在S1420，根据第一参考电压VR1，第一存储器单元MC1的门限电压被反映到读出节点NSEN上(参照图20a的D2)。在S1430，生成第二锁存控制信号LCH2，作为H脉冲。此时，根据读出节点NSEN的电压电平，第二锁存数据DLT2选择性地改变到逻辑H状态(参照图20a的D3)。
另外，在S1440，传送控制信号TR被激活为逻辑H状态。因此，在S1440，由S1430处的第二锁存数据DLT2选择性地控制第一锁存数据DLT1(参照图20a的D4与D4′)。
描述在执行步骤S1440之后的第一锁存数据DLT1的逻辑状态。即，当第一存储器单元MC1的门限电压属于第一门限电压组G1(图20的情况31、情况32、与情况33)时，将第一锁存数据DLT1从逻辑L状态调整到逻辑H状态。相反，当第一存储器单元MC1的门限电压属于第二门限电压组G2或第三门限电压组G 3(图18的情况34至情况38)时，将第一锁存数据DLT1维持在逻辑L状态上。
另外，在S1450与S1460，利用依赖于基于第二参考电压VR2验证的第二存储器单元MC2的门限电压的数据，选择性地改变第一锁存数据DLT1。
详细地，在S1450，根据第二参考电压VR2，第二存储器单元MC2的门限电压被反映到读出节点NSEN上(参照图20b的D5)。在步骤S1460，生成第一锁存控制信号LCH1，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第一锁存数据DLT1选择性地改变到逻辑H状态(参照图20b的D6)。
下面描述S1460处第一锁存数据DLT1的逻辑状态的变化。即，当第二存储器单元MC2的门限电压属于第三门限电压组G3(图18的情况33与情况34)时，将第一锁存数据DLT1从逻辑L状态调整到逻辑H状态。相反，在其余情况下，将第一锁存数据DLT1维持在其先前状态上。
因此，下面描述执行S1440与S1460之后的第一锁存数据DLT1的逻辑状态的变化。当第一存储器单元MC1的门限电压属于第一门限电压组G1时、或者当第二存储器单元MC2的门限电压属于第三门限电压组G3(图18的情况31到情况34)时，即，当第一比特数据BIT1为“1”时，将第一锁存数据DLT1调整到逻辑H状态。相反，在其余情况下(图18的情况35到情况38)，即，当第一比特数据BIT1为“0”时，将第一锁存数据DLT1维持在逻辑L状态上。
在S1470，执行数据验证步骤，即生成第一数据线控制信号DI01作为H脉冲，读出第一锁存数据DLT1的逻辑状态，并且验证第一比特数据BIT1(参照图20b的D7)。
在该实施例中，具有逻辑H状态的输出数据指示第一比特数据BIT1为“1”，而具有逻辑L状态的输出数据指示第一比特数据BIT1为“0”。
由此，可以通过单个的读取操作读取第一比特数据BIT1。
图21为显示在根据实施例的非易失半导体存储器设备的读取方法中、第二页读取的流程图。图22a与22b为基于图21流程图的数据流图。在第二页读取时，验证第三门限电压组G3的第一存储器单元MC1或第二存储器单元MC2，从而读取第二比特数据BIT2。
参照图21，在S1510，第一锁存数据DLT1与第二锁存数据DLT2被设置为逻辑L状态(参照图22a的E1)。
另外，在S1520与S1530，利用依赖于基于第二参考电压VR2验证的第二存储器单元MC2的门限电压的数据，控制第二锁存数据DLT2。
详细地，在S1520，根据第二参考电压VR2，第二存储器单元MC2的门限电压被反映到读出节点NSEN上(参照图22a的E2)。在S1530，生成第二锁存控制信号LCH2，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第二锁存数据DLT2选择性地改变到逻辑H状态(参照图22a的E3)。
下面描述在执行S1530之后的第二锁存数据DLT2的逻辑状态。即，当第二存储器单元MC2的门限电压属于第三门限电压组G3(图18的情况33与情况34)时，将第二锁存数据DLT2从逻辑L状态调整到逻辑H状态。相反，在其余情况下(图18的情况31、情况32、以及情况35至情况38)，将第二锁存数据DLT2维持在逻辑L状态上。
另外，在S1540与S1550，利用依赖于基于第二参考电压VR2验证的第一存储器单元MC1的门限电压的数据，控制第二锁存数据DLT2。
详细地，在S1540，根据第二参考电压VR2，第一存储器单元MC1的门限电压被反映到读出节点NSEN上(参照图22b的E4)。在S1550，生成第二锁存控制信号LCH2，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第二锁存数据DLT2选择性地改变到逻辑H状态(参照图22b的E5)。
下面描述在执行S1550之后的第二锁存数据DLT2的逻辑状态。即，当第一存储器单元MC1的门限电压属于第三门限电压组G3(图18的情况37与情况38)时，将第二锁存数据DLT2调整到逻辑H状态。相反，在其余情况下(图18的情况31至情况36)，将第二锁存数据DLT2维持在其先前逻辑状态上。
另外，在S1560，激活传送控制信号TR到逻辑H状态。因此，在S1560，利用S1530与S1550处的第二锁存数据DLT2，控制在步骤S1550设置的第一锁存数据DLT1(参照图22b的E6和E6′)。
以下描述执行S1560之后的第一锁存数据DLT1的逻辑状态。即，当第一存储器单元MC1或者第二存储器单元MC2的门限电压属于第三门限电压组G3(图18的情况33、情况34、情况37与情况38)时，将第一锁存数据DLT1从逻辑L状态调整到逻辑H状态。相反，在其余情况下(图18的情况31、情况32、情况35与情况36)，将第一锁存数据DLT1维持在逻辑L状态上。
在S1570，生成第一数据线控制信号DIO1作为H脉冲，读出第一锁存数据DLT1的逻辑状态，并且验证第二比特数据BIT2(参照图22b的E7)。在该实施例中，具有逻辑H状态的输出数据指示第二比特数据BIT2为“1”，而具有逻辑L状态的输出数据指示第二比特数据BIT2为“0”。
如上所述，根据该实施例的非易失半导体存储器设备的驱动方法，可以通过单个读取操作读取第二比特数据BIT2的值。
图23a与23b为显示在根据实施例的非易失半导体存储器设备的读取方法中、第三页读取的流程图。图24a与24b为基于图23a与23b流程图的数据流图。在第三页读取步骤，验证第一门限电压组G1或第三门限电压组G 3的第二存储器单元MC2，排除第二门限电压组G2的第一存储器单元MC1，从而读取第三比特数据BIT3。
参照图23a与23b，在步骤S1610，将第一锁存数据DLT1与第二锁存数据DLT2设置为逻辑L状态(参照图24a的F1)。
另外，在S1620与S1630，利用依赖于基于第一参考电压VR1验证的第二存储器单元MC2的门限电压的数据，控制第二锁存数据DLT2。
详细地，在S1620，根据第一参考电压VR1，第二存储器单元MC2的门限电压被反映到读出节点NSEN上(参照图24a的F2)。在步骤S1630，生成第二锁存控制信号LCH2，作为H脉冲。此时，根据读出节点NSEN的电压电平，第二锁存数据DLT2选择性地改变到逻辑H状态(参照图24a的F3)。
另外，在S1640，将传送控制信号TR激活到逻辑H状态。因此，在S1640，利用在S1630获得的第二锁存数据DLT2，控制在步骤S1610设置的第一锁存数据DLT1。
下面描述在执行步骤S1640之后的第一锁存数据DLT1的逻辑状态。即，当第二存储器单元MC2的门限电压属于第一门限电压组G1(图18的情况31、情况35、与情况37)时，将第一锁存数据DLT1从逻辑L状态调整到逻辑H状态。相反，当第一存储器单元MC1的门限电压属于第二或第三门限电压组G2或G3(图18的情况32、情况33、情况34、情况36、以及情况38)时，将第一锁存数据DLT1维持在逻辑L状态上。
另外，在S1650与S1660，利用依赖于基于第二参考电压VR2验证的第二存储器单元MC2的门限电压的数据，选择性地改变第一锁存数据DLT1。
详细地，在S1650，根据第二参考电压VR2，第二存储器单元MC2的门限电压被反映到读出节点NSEN上(参照图24b的F5)。在S1660，生成第一锁存控制信号LCH1，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平，第一锁存数据DLT1选择性地改变到逻辑H状态(参照图24b的F6)。
下面描述S1660处的第一锁存数据DLT1的逻辑状态的变化。当第二存储器单元MC2的门限电压属于第三门限电压组G3(图18的情况33与情况34)时，将第一锁存数据DLT1从逻辑L状态调整到逻辑H状态。相反，在其余情况下，将第一锁存数据DLT1维持在其先前逻辑状态上。
以下描述这种情况下执行S1640与S1660之后的第一锁存数据DLT1的逻辑状态的变化。当第二存储器单元MC2的门限电压属于第一门限电压组G1或者第三门限电压组G3(图18的情况31、情况35、情况37、情况33与情况34)时，将第一锁存数据DLT1从逻辑L状态调整到逻辑H状态。相反，在其余情况下(图18的情况32、情况36与情况38)，将第一锁存数据DLT1维持在逻辑L状态上。
另外，在S1670与S1680，利用依赖于基于第一参考电压VR1验证的第一存储器单元MC1的门限电压的数据，选择性地改变第一锁存数据DLT1。在这种情况下，响应于在S1630触发的第二锁存数据DLT2，使能对第一锁存数据DLT1的翻转触发。
详细地，在S1670，根据第一参考电压VR1，第一存储器单元MC1的门限电压被反映到读出节点NSEN上(参照图24b的F7)。在S1680，生成翻转锁存信号IVLCH，作为H脉冲。在这种情况下，根据读出节点NSEN的电压电平以及第二锁存数据DLT2，第一锁存数据DLT1选择性地改变到逻辑L状态(参照图24b的F8与F8′)。
换言之，根据读出节点NSEN的电压电平，第一锁存数据DLT1选择性地从逻辑H状态翻转触发到逻辑L状态。此时，只有当第二锁存数据DLT2处于逻辑H状态时，才能进行对第一锁存数据DLT1的翻转触发。
因此，只有当第一存储器单元MC1的门限电压属于第二门限电压组G2、且第二存储器单元MC2的门限电压属于第三门限电压组G3时(图18的情况34)，才发生第一锁存数据DLT1从逻辑H状态到逻辑L状态的翻转触发。
以下描述执行步骤S1680之后的第一锁存数据DLT1的逻辑状态。在图18的情况31、情况33、情况35、与情况37的情况下，第一锁存数据DLT1的逻辑状态为逻辑H。另外，图18的情况32、情况34、情况36、与情况38的情况下，第一锁存数据DLT1的逻辑状态为逻辑L。
在S1690，生成第一数据线控制信号DIO1作为H脉冲，读出第一锁存数据DLT1的逻辑状态，并且验证第三比特数据BIT3(参照图24b的F9)。
如上所述，根据该实施例的非易失半导体存储器设备的驱动方法，可以通过单个读取操作读取第三比特数据BIT3。
总之，根据该实施例的非易失半导体存储器设备的读取方法，可以在不用读取其他两个比特的情况下，读取第一到第三比特数据BIT1到BIT3中的每一个。因此，总体操作速度非常高。
以下接着描述由根据实施例的非易失半导体存储器设备执行的页解码方法。
图25为显示由根据实施例的非易失半导体存储器设备执行的页解码方法的图示。在图25的实施例中，第一串ST1与第二串ST2中的每一个都包括22个存储器单元。在第一串ST1与第二串ST2中的每一个中包含的22个存储器单元中，20个存储器单元为可以按三级编程的存储器单元MC1b或MC2b，而剩余的两个存储器单元为可以按两级编程的存储器单元MC1a或MC2a。为了描述方便，将可以按三级编程的存储器单元MC1b或MC2b称为“三级存储器单元”，将可以按两级编程的存储器单元MC1a或MC2a称为“两级存储器单元”。
首先，描述选择形成对的两个三级存储器单元MC1b和MC2b的方法。根据实施例，形成对的两个三级存储器单元MC1b和MC2b分别排列在第一串ST1与第二串ST2中，如图25所示。在这种情况下，公知的是利用排列在相同串中的、形成对的两个三级存储器单元MC1b与MC2b，在数据读取操作中可以获得益处。
向第一串ST1与第二串ST2的存储器单元分配页地址。术语“页地址”指用来指定每个页的一系列号码。另外，在单个页间隔期间，可以从或向指定列中的存储器单元输入或输出一比特数据。
再次参照图25，以下描述向第一串ST1与第二串ST2的存储器单元分配页的方法。向每个两级存储器单元MC1a与MC2a分配单个页。因此，一比特数据被映射到每个两级存储器单元MC1a与MC2a。在图25的实施例中，页地址PAGE1、PAGE2、PAGE63、与PAGE64被分配给两级存储器单元MC1a与MC2a。
同时，在三级存储器单元MC1b与MC2b的情况下，向形成对的两个三级存储器单元MC1b或MC2b分配三个页。因此，实际向每个三级存储器单元MC1b与MC2b分配1.5个页。
在图25所示的实施例中，向第一串ST1与第二串ST2分配60个页，每个使用20对三级存储器单元MC1b与MC2b，从而向每个串分配30个页。另外，向第一串ST1与第二串ST2分配4个页，每个使用两个两级存储器单元MC1a或MC2a，从而向每个串分配两个页。总共向总数为44的存储器单元分配了64个页。
优选地，分配给对应成对三级存储器单元MC1b与MC2b的页地址具有顺序关系，如图25所示。由此，当非易失半导体存储器设备利用顺序页地址进行编程操作时，可以提高可靠性。
再次参照图25，描述排列两级与三级存储器单元的方法。图25的每个串ST1与ST2通过地选择晶体管TR1g与TR2g分别耦合到共同来源线CSL。串ST1与ST2通过相应的串选择晶体管TR1s与TR2s分别耦合到第一与第二比特线BL1与BL2。另外，两级存储器单元MC1a和三级存储器单元MC1b被排列在串选择晶体管TR1s与地选择晶体管TR1g之间。两级存储器单元MC2a以及三级存储器单元MC2b被排列在串选择晶体管TR2s与地选择晶体管TR2g之间。
根据实施例，在串ST1与ST2中，排列两级存储器单元MC1a与MC2a，以邻近相应的地选择晶体管TR1g与TR2g，并且邻近相应的串选择晶体管TR1s与TR2s。即，在操作期间，供以比三级存储器单元MC1b与MC2b低的电压的两级存储器单元MC1a与MC2a被排列得邻近地选择晶体管TR1g与TR2g、以及串选择晶体管TR1s与TR2s。由此，使由地选择晶体管TR1g与TR2g、以及串选择晶体管TR1s与TR2s的泄露电流而导致的可靠性下降最小化。
根据该实施例的非易失半导体存储器设备根据行地址XADD来确定待操作的页类型，并且根据对页类型的确定，进行编程或读取操作。例如，如果行地址XADD指示要选择PAGE63，则页类型为两级存储器单元。类似地，如果行地址XADD指示要选择PAGE62，则页类型为三级存储器单元。相应地，使用对于该页类型的适当的编程或读取操作。
图26为显示由非易失半导体存储器设备执行的编程操作的实施例的流程图。在S2110，输入用于命令编程操作的操作命令CMD。另外，在S2120，输入待编程的行地址XADD与数据。在S2130，确定输入行地址XADD是否为对应于具有三级存储器单元的页的三级地址。如果确定输入行地址XADD不为三级地址，则在S2140执行典型的两级编程操作。如果确定输入行地址XADD为三级地址，则在S2160、S2170、或S2180，执行对相应页的编程操作。
图27为显示由非易失半导体存储器设备执行的读取操作的实施例的流程图。在S2210，输入用于命令读取操作的操作命令CMD。在S2220，输入行地址XADD。在S2230，确定输入的行地址XADD是否为对应于具有三级存储器单元的页的三级地址。如果确定输入行地址XADD不为三级地址，则在S2240执行典型的两级读取操作。如果确定输入行地址XADD为三级地址，则在S2160、S2170、或S2180，执行对相应页的读取操作。
另外，如图28所示，存储器单元对可以是来自一串的两个存储器单元。另外，如图29与图30所示，本领域技术人员可以明白即使本发明的三级非易失半导体存储器设备以NAND型存储器设备实现，也可以适当地修改数据控制电路的结构，从而可以在其他类型的存储器设备(例如NOR或OR型存储器设备)中实现本发明的技术原理。
虽然为了说明的目的公开了优选实施例，但是本领域技术人员可以理解在不脱离权利要求限定的本发明的范围与精神的前提下，可以有各种修改、添加以及替换。
权利要求
1.一种用于非易失半导体存储器设备的页缓冲器，包含开关，被配置来将耦合于第一存储器单元的第一比特线耦合到耦合于第二存储器单元的第二比特线；第一锁存块，耦合于第一比特线，并且被配置来将第一锁存数据传送给第一存储器单元；以及第二锁存块，耦合于第二比特线及第一锁存块，并且被配置来将第二锁存数据传送给第二存储器单元。
2.如权利要求1所述的页缓冲器，其中第一锁存块还包含第一锁存单元，被配置来存储第一锁存数据；翻转触发单元，被配置来将第一锁存数据设置为第一逻辑状态；以及第一触发单元，被配置来将第一锁存数据设置为第二逻辑状态。
3.如权利要求2所述的页缓冲器，其中第一触发单元包含传送触发单元，被配置来响应于第二锁存数据，将第一锁存数据设置为第二逻辑状态；以及触发电路，被配置来响应于第一存储器单元与第二存储器单元中一个的门限电压，将第一锁存数据设置为第二逻辑状态。
4.如权利要求2所述的页缓冲器，其中翻转触发单元还被配置来响应于第二锁存数据、以及第一存储器单元与第二存储器单元中一个的门限电压，将第一锁存数据设置为第一逻辑状态。
5.如权利要求1所述的页缓冲器，其中第二锁存块还包含第二锁存单元，被配置来存储第二锁存数据；以及第二触发单元，被配置来响应于第一存储器单元与第二存储器单元中一个的门限电压，将第二锁存数据设置为第二逻辑状态。
6.如权利要求1所述的页缓冲器，其中第一锁存块还被配置来输出在第一存储器单元与第二存储器单元中存储的至少三个数据比特中的一个。
7.如权利要求1所述的页缓冲器，其中第一锁存块还被配置来改变第一存储器单元的门限电压；以及第二锁存块还被配置来改变第二存储器单元的门限电压。
8.如权利要求1所述的页缓冲器，其中第一存储器单元与第二存储器单元为NAND存储器单元。
9.如权利要求1所述的页缓冲器，其中第一存储器单元与第二存储器单元为NOR存储器单元。
10.一种对非易失半导体存储器设备编程的方法，包含响应于第一数据比特，对第一存储器单元门限电压编程；响应于第二数据比特以及第一存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程；以及响应于第三数据比特以及第二存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程。
11.如权利要求10所述的方法，所述响应于第三数据比特以及第二存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程还包含响应于第一存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程。
12.如权利要求10所述的方法，还包含验证所述响应于第一数据比特、对第一存储器单元门限电压的编程；重复所述响应于第一数据比特、对第一存储器单元门限电压的编程，直至编程被验证；验证所述响应于第二数据比特以及第一存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个的编程；重复所述响应于第二数据比特以及第一存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个的编程，直至编程被验证；验证所述响应于第三数据比特以及第二存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个的编程；以及重复所述响应于第三数据比特以及第二存储器单元门限电压，对第一存储器单元门限电压以及第二存储器单元门限电压中的一个的编程，直至编程被验证。
13.如权利要求10所述的编程方法，其中所述响应于第一数据比特、对第一存储器单元门限电压编程还包含响应于第一数据比特，增加第一存储器单元的门限；所述响应于第二数据比特以及第一存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程还包含响应于第二数据比特以及第一存储器单元门限电压，增加第一存储器单元门限电压以及第二存储器单元门限电压中的一个；以及所述响应于第三数据比特以及第二存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程还包含响应于第三数据比特以及第二存储器单元门限电压，增加第一存储器单元门限电压以及第二存储器单元门限电压中的一个门限电压。
14.如权利要求10所述的方法，所述对第一存储器单元门限电压编程还包含响应于第一数据比特，将第一存储器单元门限电压编程至基本在至少三个门限电压组中的第二个门限电压组内。
15.如权利要求10所述的方法，所述响应于第二数据比特以及第一存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程还包含如果第一存储器单元门限电压在至少三个门限电压组中的第一个门限电压组内，则响应于第二数据比特，将第二存储器单元的门限编程至基本在第三个门限电压组内；以及如果第一存储器单元门限电压在第二个门限电压组内，则响应于第二数据比特，将第一存储器单元的门限编程至基本在第三个门限电压组内。
16.如权利要求10所述的方法，所述响应于第三数据比特以及第二存储器单元门限电压、对第一存储器单元门限电压以及第二存储器单元门限电压中的一个编程还包含如果第二存储器单元门限电压在至少三个门限电压组中的第一个门限电压组内，则响应于第三数据比特，将第二存储器单元门限电压编程至基本在第二个门限电压组内；否则，响应于第三数据比特，将第一存储器单元门限电压编程至基本在第二个门限电压组内。
17.一种读取非易失半导体存储器的方法，包含利用第一参考电压，读出第一存储器单元门限电压；利用第二参考电压，读出第二存储器单元门限电压；以及响应于读出第一存储器单元门限电压与第二存储器单元门限电压，生成数据比特。
18.如权利要求17所述的方法，所述第一参考电压不同于所述第二参考电压。
19.如权利要求17所述的方法，还包含将第一锁存数据与第二锁存数据设置为第一状态；响应于读出第一存储器单元门限电压，改变第二锁存数据。响应于第二锁存数据，改变第一锁存数据；响应于读出第二存储器单元门限电压，改变第一锁存数据；以及所述生成数据比特还包括提供第一锁存数据。
20.如权利要求17所述的方法，其中所述读出第二存储器单元门限电压还包括利用第二参考电压，读出第二存储器单元门限电压，该第二参考电压基本等于第一参考电压。
21.如权利要求17所述的方法，还包含将第一锁存数据与第二锁存数据设置为第一状态；响应于读出第二存储器单元门限电压，改变第二锁存数据；响应于读出第一存储器单元门限电压，改变第二锁存数据；响应于第二锁存数据，改变第一锁存数据；以及所述生成数据比特还包括提供第一锁存数据。
22.如权利要求17所述的方法，还包括利用第三参考电压，读出第二存储器单元门限电压。
23.如权利要求22所述的方法，其中第一参考电压与第二参考电压基本相等；以及第三参考电压不同于第一参考电压与第二参考电压。
24.如权利要求22所述的方法，还包含将第一锁存数据与第二锁存数据设置为第一状态；响应于利用第一参考电压、读出第二存储器单元门限电压，改变第二锁存数据；响应于第二锁存数据，改变第一锁存数据；响应于利用第二参考电压、读出第二存储单元门限电压，改变第一锁存数据；响应于第二锁存数据、以及读出第一存储单元门限电压，改变第一锁存数据；以及所述生成数据比特还包括提供第一锁存数据。
25.一种非易失半导体存储器设备，包含第一存储器单元串与第二存储器单元串，所述第一存储器单元串与第二存储器单元串每个都包含至少一个两级存储器单元与至少一个三级存储器单元，第一存储器单元串的每个三级存储器单元与第二存储器单元串的对应的三级存储器单元形成存储器单元对；以及页缓冲器，耦合至第一存储器单元串与第二存储器单元串，并且被配置来将三比特数据映射到第一存储器单元串与第二存储器单元串的存储器单元对的门限电平，以及将一比特数据映射到两级存储器单元的门限电平。
26.如权利要求25所述的非易失半导体存储器设备，其中第一存储器单元串与第二存储器单元串的每个还包含第一两级存储器单元；多个三级存储器单元；以及第二两级存储器单元；其中，所述第一两级存储器单元、三级存储器单元、以及第二两级存储器单元相互串联耦合，从而第一两级存储器单元与第二两级存储器单元被放置在存储器单元串的相对端。
27.如权利要求25所述的非易失半导体存储器设备，其中存储器单元对的存储器单元被耦合到同一字线。
28.如权利要求25所述的非易失半导体存储器设备，还包含控制信号生成电路，被配置来控制页缓冲器，从而如果行地址为对应于在多个三级存储器单元中存储的页的三级地址，则执行三级存储器单元操作，而如果行地址为对应于在两级存储器单元中存储的页的两级地址，则执行两级存储器单元操作。
29.一种操作非易失半导体存储器设备的方法，包含接收与命令相关的行地址；确定所述行地址是否对应于在多个三级存储器单元中存储的页；以及如果所述行地址确实对应于这样的页，则在三级存储器单元上执行对应于所述命令的操作。
30.如权利要求29所述的操作非易失半导体存储器设备的方法，还包含如果所述行地址确实不对应于这样的页，则在与行地址相关的至少一个存储器单元上执行对应于所述命令的操作。
全文摘要
一种用于非易失半导体存储器设备的页缓冲器，包含开关，被配置来将耦合于第一存储器单元的第一比特线耦合到耦合于第二存储器单元的第二比特线；第一锁存块，耦合于第一比特线，并且被配置来将第一锁存数据传送给第一存储器单元；以及第二锁存块，耦合于第二比特线及第一锁存块，并且被配置来将第二锁存数据传送给第二存储器单元。
文档编号G11C16/02GK1905072SQ200610110018
公开日2007年1月31日 申请日期2006年7月28日 优先权日2005年7月29日
发明者朴起台, 崔正达, 曹成奎 申请人:三星电子株式会社