专利名称：用于高速半导体存储器装置的延迟锁定环的制作方法
技术领域：
本发明涉及半导体装置的设计技术；更特别地，涉及一种使用延迟锁定环(DLL)的半导体存储器装置，例如，像DDR/DDR2/DDR3 SDRAM之类的双倍数据速率同步动态随机存取存储器。
背景技术：
在高速同步半导体存储器装置，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)中，以同步于外部时钟信号方式将数据单元传送(输入或输出)至其它装置。亦即，所述高速同步半导体存储器装置，例如DDRSDRAM，以不仅同步于所述外部系统时钟信号的一上升边缘而且亦同步于它的一下降边缘方式实施一输入或输出操作。通常，在包括半导体存储器的系统或电路中，使用时钟信号作为参考信号以便调整或控制操作时序或保证高速操作而没有任何错误。于是，就所述半导体存储器装置的高速操作而论，需要使所述半导体存储器装置的操作同步于所述外部时钟信号。
当在内部电路中使用从外部时钟信号所获得的内部时钟信号输入时，由于所述内部电路，延迟了所述内部时钟信号并产生时钟偏斜。为了补偿所述时钟偏斜以使所述内部时钟信号的相位与外部时钟信号的相位相等，将一同步控制电路，例如延迟锁定环(DLL)，嵌入所述系统或电路中。所述DLL接收外部时钟信号并控制所述半导体存储器装置的数据的输出时序，藉以使所述时序同步于所述外部时钟信号。
图1为一传统延迟锁定环(DLL)的方块图。
如所示，所述传统延迟锁定环(DLL)包括时钟缓冲器10、延迟块30、相位比较器50、延迟控制器40、延迟复制模型(model)60、占空周期(duty cycle)补偿器70和驱动器80。
时钟缓冲器110接收一外部时钟信号CLK和一外部时钟互补信号/CLK以产生内部时钟。
延迟块30用以延迟内部时钟，其中相位比较器50决定延迟块30的延迟量，并且，延迟控制器40根据所述延迟量决定在延迟块30中所包含的延迟路径。延迟块30包括由多个单位延迟单元所构成的至少一个延迟线，每一个单位延迟单元包括多个逻辑“与非”(NAND)门或者一逻辑NAND门和一反向器。
延迟控制器40包括用以决定在延迟块30的延迟路径中的延迟量的逻辑电路和用以决定延迟量的方向的双向移位寄存器。
相位比较器50比较参考时钟信号REF_CLK(从时钟缓冲器10所输出的内部时钟之一)的相位与从延迟复制模型60所输出的反馈时钟FBR_CLK的相位，藉以根据比较结果控制延迟控制器40。
延迟复制模型60延迟延迟块30的输出为一预定量，该预定量由在半导体存储器装置中的数据或时钟信号所通过的时钟路径和数据路径来估计。亦即，延迟复制模型60包括位于时钟信号路径中的多个复制延迟元件一个路径是从一输入接脚(亦即位在芯片内部)至延迟块30，而另一路径是从延迟块30至一输出接脚。
占空周期补偿器70用以控制从延迟块30所输出的时钟的占空比，藉以设定50∶50的占空比。
驱动器80接收占空周期补偿器70的输出，亦即，IFBF_CLK和IFBR_CLK，并且输出多个DLL时钟至外部电路。
图3为描述图1所示的驱动器80的方块图。
如图所示，驱动器80包括分相器82、第一驱动块84和第二驱动块86。
第一驱动块84包括用以产生第一上升DLL时钟RCLK_DLL和第一下降DLL时钟FCLK_DLL的第一DLL驱动器84_1和第二DLL驱动器84_2。同样地，第二驱动块86包括用以产生第二上升DLL时钟RCLK_DLLOE和第二下降DLL时钟FCLK_DLLOE的第三DLL驱动器86_1和第四DLL驱动器86_2。在此，第一驱动块84和第二驱动块86从分相器82接收相同信号，以及第一驱动块84的详细构成相似于第二驱动块86的详细构成。
图4为一DLL驱动器，例如图3所示的第一至第四DLL驱动器，的示意电路图。
第一至第四DLL驱动器84_1、84_2、86_1和86_2具有相同元件。参考图4，每一DLL驱动器包括逻辑NAND门ND和偶数个反向器，例如两个反向器INV1和INV2。逻辑NAND门ND接收时钟输入CLKB_IN和使能信号EN。时钟输入CLKB_IN对应于图3所示的分相器82的输出RCLK_OUT和RCLKB_OUT，以及使能信号EN与图3所示的驱动器使能信号DRV_EN和DRVOE_EN相配。
图5为图3所示的分相器82的示意电路图。
如图所示，分相器82包括用以产生上升输出时钟信号RCLK_OUT的第一电路和用以产生上升输出互补信号RCLKB_OUT的第二电路。第一电路包括两个反向器INV82_1和INV82_2以及两个MOS选择块MC82_1和MC82_2，并且，第二电路包括三个反向器INV82_3、INV82_4和INV82_5以及两个MOS选择块MC82_3和MC82_4。第一和第二电路经由分相器82的输入端RCLK_IN接收上升延迟时钟IFBR_CLK，延迟时钟IFBR_CLK和IFBF_CLK中之一。输入载入块82_8耦接至另一输入端FCLK_IN，以便接收下降延迟时钟IFBF_CLK(延迟时钟IFBR_CLK和IFBF_CLK中的另一时钟)。虽然如图5所示，输入载入块82_8浮接，但是当使用经由输入端FCLK_IN所输入的下降延迟时钟IFBF_CLK时，输入载入块可以连接至第一和第二电路。
参考第3至5图所示，驱动器80产生第一上升和下降DLL时钟FCLK_DLL和RCLK_DLL以及第二上升和下降DLL时钟FCLK_DLLOE和RCLK_DLLOE，其中第一上升和下降DLL时钟FCLK_DLL和RCLK_DLL以及第二上升和下降DLL时钟FCLK_DLLOE和RCLK_DLLOE具有相同延迟量。因为第一至第四DLL驱动器具有相同元件，所以第一上升DLL时钟RCLK_DLL和第二上升DLL时钟RCLK_DLLOE的上升边缘同时发生；同样地，第一下降DLL时钟FCLK_DLL和第二下降DLL时钟FCLK_DLLOE的下降边缘同时发生。
通常在一半导体存储器装置的只读取操作期间使用DLL。然而，在图1所示的传统DLL中，在响应于读取指令而输出数据的读取操作期间，使用第上升和下降DLL时钟FCLK_DLL和RCLK_DLL，以及在写入操作期间，使用第二上升和下降DLL时钟FCLK_DLLOE和RCLK_DLLOE，写入操作为用以产生多个读取控制信号，多个读取控制信号在写入操作期间控制在数据读取路径中的块或电路，藉以在写入操作期间减少电流消耗。
图6为在传统半导体存储器装置中的数据输出时钟产生器的示意电路图。
如图所示，数据输出时钟产生器接收图1所示的传统DLL的输出并且产生数据输出时钟信号RCLK_D0和FCLK_D0以响应数据输出使能信号ROUTEN和FOUTEN。数据输出时钟信号RCLK_D0和FCLK_D0用以以同步于外部时钟信号方式将数据从数据输出缓冲器输出至外部装置。
图2为显示图1所示的传统延迟锁定环的操作的时序图。以下，描述传统DLL的详细操作。
如上所述，第一上升和下降DLL时钟FCLK_DLL和RCLK_DLL用以输出数据以响应读取命令，以及第二上升和下降DLL时钟FCLK_DLLOE和RCLK_DLLOE用以在写入操作期间产生多个读取控制信号。
第二上升和下降DLL时钟FCLK_DLLOE和RCLK_DLLOE在读取使能块中用以产生上升/下降数据输出使能信号ROUTEN和FOUTEN。上升/下降数据输出使能信号ROUTEN和FOUTEN用以从第二上升和下降DLL时钟FCLK_DLLOE和RCLK_DLLOE提取数据输出时钟信号RCLK_D0和FCLK_D0。
参考图2，传统DLL实施锁定操作来达成锁定状态，以便在半导体存储器装置的读取操作前，参考时钟REF_CLK的上升/下降边缘与反馈时钟IFBR_CLK的上升/下降边缘一致。
由第二下降DLL时钟FCLK_DLLOE的上升边缘产生上升数据输出使能信号ROUTEN；在此，在上升数据输出使能信号ROUTEN与第二下降DLL时钟FCLK_DLLOE间因延迟而具有相位差。延迟应比0.5*tCK短(其中，tCK相当于一个时钟周期)。因为藉由上升/下降数据输出使能信号ROUTEN和FOUTEN的每一信号与第一上升/下降DLL时钟FCLK_DLL和RCLK_DLL的每一时钟的分别逻辑AND运算的结果产生数据输出时钟信号RCLK_D0和FCLK_D0，所以如果延迟比0.5*tCK长，则会造成故障。参考图6，如果延迟，亦即，在上升数据输出使能信号ROUTEN与第二下降DLL时钟FCLK_DLLOE的上升边缘间的时间间隙，比0.5*tCK长，则在第一上升DLL时钟RCLK_DLL的一上升边缘后，产生上升数据输出使能信号ROUTEN。在此情况中，在实施逻辑AND运算后，在一期望时间中没有产生数据输出时钟信号RCLK_D0和FCLK_D0；于是，在半导体存储器装置中发生故障。
当半导体存储器装置的操作频率变高时，延迟的可允许范围比0.5*tCK窄。例如，如果操作频率为1Gbps，亦即，1tCK＝2ns，则在1.0ns(＝0.5*2ns)内产生上升数据输出使能信号ROUTEN。如果操作频率为1.6Gbps，亦即，1tCK＝1.25ns，则在625ps内产生上升数据输出使能信号ROUTEN。
于是，当在包括传统DLL的半导体存储器装置中的操作频率变高时，用以产生上升/下降数据输出使能信号ROUTEN和FOUTEN的操作容限变小。
因此，限制半导体存储器装置的操作频率。
发明内容
本发明的目的在于提供一种延迟锁定环，所述延迟锁定环用以藉由获得充分操作容限来支持在半导体存储器装置中的操作频率的增加，所述充分操作容限用以以高速操作产生数据输出使能信号来响应DLL时钟。
依据本发明的一个方面，提供一种输出驱动器，所述输出驱动器用于延迟锁定环，其包括第一驱动块，用以从所述延迟锁定环接收输出以产生用以输出对应于读取指令的读取数据的第一DLL时钟；以及第二驱动块，用以从所述延迟锁定环接收输出以产生用以在写入操作期间减少电流消耗的第二DLL时钟，其中所述第一驱动块具有比所述第二驱动块大的延迟量。
依据本发明的另一个方面，提供一种延迟锁定环，包括时钟缓冲器，用以接收外部时钟以产生内部时钟；相位更新块，用以比较所述内部时钟与从所述相位更新块所产生的反馈时钟以控制所述内部时钟的相位；第一驱动块，用以从所述相位更新块接收输出以产生用以输出对应于读取指令的读取数据的第一DLL时钟；以及第二驱动块，用以从所述相位更新块接收输出以产生用以在写入操作期间减少电流消耗的第二DLL时钟，其中所述第一驱动块具有比所述第二驱动块大的延迟量。
依据本发明的另一个方面，提供一种半导体装置，包括第一驱动块，用以分离第一输入信号的相位以产生多个第一内部信号并且输出所述多个第一内部信号以响应第一控制信号，每一内部信号相对于彼此具有不同相位；以及第二驱动块，用以延迟第二输入信号并且输出所述延迟信号以响应第二控制信号。
从下面配合所附图式的特定实施例的描述将更佳了解本发明的上述及其它目的以及特征。
图1为一传统延迟锁定环(DLL)的方块图；图2为显示图1所示的传统延迟锁定环的操作的时序图；图3为图1所示的驱动器的方块图；图4为图3所示的DLL驱动器的示意电路图；图5为图3所示的分相器的示意电路图；图6为在传统半导体存储器装置中的数据输出时钟产生器的示意电路图；图7为依据本发明的一实施例的包括驱动单元的延迟锁定环的方块图；图8为图7所示的具有第一和第二驱动块的驱动单元的方块图。
图9为图8所示的第二驱动器的示意电路图；图10为图8所示的延迟控制器的示意电路图；以及图11为显示图7所示的延迟锁定环的操作的时序图。
附图中的附图标记说明如下10时钟缓冲器30延迟块40延迟控制器50相位比较器60延迟复制模型70占空周期补偿器80驱动器82分相器82_8输入载入块84第一驱动块84_1第一DLL驱动器84_2第二DLL驱动器86第二驱动块86_1第三DLL驱动器86_2第四DLL驱动器100 时钟缓冲器200 相位更新块
210延迟块220占空周期补偿器230延迟复制模型240相位比较器250延迟控制器310分相器320第一驱动器400第二驱动块410延迟控制器420第二驱动器420_1块500第一驱动块CLK外部时钟信号CLKB 外部时钟信号/CLK 外部时钟互补信号CLKB_IN时钟输入DRV_EN 驱动器使能信号DRVOE_EN 驱动器使能信号EN 使能信号FCLK_D0数据输出时钟信号FCLK_DLL 第一下降DLL时钟FCLK_DLLOE 第二下降DLL时钟FCLK_IN输入端FBR_CLK反馈时钟FOUTEN 数据输出使能信号IFBCLKF时钟信号IFBCLKR时钟信号IFBF_CLK 占空周期补偿器70的输出IFBR_CLK 占空周期补偿器70的输出INV1 反向器INV2 反向器
INV82_1反向器INV82_2反向器INV82_3反向器INV82_4反向器INV82_5反向器IN530_1延迟元件INV530_2 延迟元件INV530_3 延迟元件INV540_1 反向器MC82_1MOS选择块MC82_2MOS选择块MC82_3MOS选择块MC82_4MOS选择块MC530_1反向器MC530_2反向器MO 选择控制单元ND 逻辑NAND门ND540_1逻辑NAND门RCLK_D0数据输出时钟信号RCLK_DLL 第一上升DLL时钟RCLK_DLLOE 第二上升DLL时钟RCLK_IN输入端RCLK_OUT 上升输出时钟信号RCLKB_OUT上升输出互补信号REF_CLK参考时钟信号ROUTEN 数据输出使能信号具体实施方式
以下，将参考所附图式来详细描述依据本发明的特定实施例的在半导体存储器装置中所使用的延迟锁定环。
图7为延迟锁定环的方块图，其包括依据本发明的一实施例的驱动单元。
如图所示，延迟锁定环包括时钟缓冲器100、相位更新块200、第一驱动块500和第二驱动块400。时钟缓冲器100接收外部时钟CLK和CLKB以产生内部时钟。相位更新块200将内部时钟的相位与反馈时钟的相位比较并且更新内部时钟的相位。第一驱动块500接收来自相位更新块200的输出以产生第一DLL时钟RCLK_DLL和FCLK_DLL，第一DLL时钟RCLK_DLL和FCLK_DLL用以输出对应于一读取指令的读取数据。同样地，第二驱动块400接收来自相位更新块200的输出以产生第二DLL时钟RCLK_DLLOE和FCLK_DLLOE，第二DLL时钟RCLK_DLLOE和FCLK_DLLOE用以在写入操作期间产生多个读取控制信号，以便减少电流消耗。第一驱动块500有比第二驱动块400大的延迟量。
在本发明中，第二DLL时钟RCLK_DLLOE和FCLK_DLLOE的延迟量比第一DLL时钟RCLK_DLL和FCLK_DLL的延迟量小；因此，可确保用以产生上升/下降数据输出使能信号ROUTEN和FOUTEN以响应第二DLL时钟RCLK_DLLOE和FCLK_DLLOE的充分操作容限。
相位更新块200包括延迟块210、相位比较器240、延迟控制器250、延迟复制模型(replica model)230和占空周期补偿器220。
延迟块210用以延迟内部时钟，其中相位比较器240决定延迟块210的延迟量并且延迟控制器250根据延迟量决定在延迟块210中所包含的延迟路径。延迟控制器250包括用以决定在延迟块210的延迟路径中的延迟量的逻辑电路和用以决定延迟量的方向的双向移位寄存器。延迟比较器240比较参考时钟REF_CLK(时钟缓冲器100所输出的内部时钟中之一)的相位与从延迟复制模型230所输出的反馈时钟FBR_CLK的相位，藉以根据比较结果控制延迟控制器250。
延迟复制模型230延迟延迟块210的输出为一预定量，该预定量由在半导体存储器装置中数据或时钟信号所通过的时钟路径和数据路径来估计。占空周期补偿器220用以控制从延迟块210所输出的时钟的占空比，藉以设定50∶50的占空比。
为了使第二DLL时钟RCLK_DLLOE和FCLK_DLLOE的相位超前第一DLL时钟RCLK_DLL和FCLK_DLL的相位，依据本发明的延迟锁定环包括驱动单元，该驱动单元具有用以产生第一DLL时钟RCLK_DLL和FCLK_DLL的第一驱动块500以及用以产生第二DLL时钟RCLK_DLLOE和FCLK_DLLOE的第二驱动块400。亦即，在第一和第二驱动块500和400之间的延迟量和运算延迟是不同的。在此，术语″运算延迟″表示在用以达到预定目的的每一逻辑块的预定运算期间所发生的不可避免的延迟量。
图8为图7所示的具有第一和第二驱动块500和400的驱动单元的方块图。
如图所示，第一驱动块500包括分相器310，用以分离占空周期补偿器220所输出的相位以产生具有相反相位的两个时钟信号IFBCLKR和IFBCLKF；以及第一驱动器320，用以驱动分相器310的输出以输出作为第一DLL时钟RCLK_DLL和FCLK_DLL来响应第一驱动控制信号DRV_EN。
第二驱动块400包括延迟控制器410，用以控制来自占空周期补偿器220的输出的延迟量，其中延迟量比分相器310的运算延迟小；以及第二驱动器420，用以驱动延迟控制器410的输出以输出作为第二DLL时钟RCLK_DLLOE和FCLK_DLLOE以响应第二驱动控制信号DRVOE_EN。
分相器310相似于图5中所描绘的分相器并且第一驱动器320亦相似于图4中所描述的DLL驱动器。于是，省略有关于分相器310和第一驱动器320的详细描述。
延迟控制器410包括两个块，每一块对应于第二DLL时钟FCLK_DLLOE和RCLK_DLLOE每一个，并且第二驱动器420也由两个块所构成。延迟控制器410接收来自占空周期补偿器220的输出中的上升DCC时钟IFBCLKR以延迟输出为控制延迟量，并且输出下降第二DLL时钟FCLK_DLLOE以响应第二驱动控制信号DRVOE_EN。同样地，延迟控制器410延迟下降DCC时钟IFBCLKF并且输出上升第二DLL时钟RCLK_DLLOE以响应第二驱动控制信号DRVOE_EN。
图9为图8所示的第二驱动器420的示意电路图。
第二驱动器420的一个块420_1包括逻辑NAND门ND540_1和至少一个反向器INV540_1。当比较第4与9图时，第一驱动器320的每一块包括两个反向器，然而第二驱动器420的每一块包括一个反向器。详而言之，第一反向器320的每一块包括逻辑NAND门，用以对第一驱动控制信号DRV_EN和分相器310的输出实施逻辑NAND运算；以及第一反向器组，由偶数个反向器所构成，用以延迟第一NAND门的输出以输出作为第一DLL时钟FCLK_DLL或RCLK_DLL。第二驱动器420的每一块包括第二NAND门，用以对第二驱动控制信号DRVOE_EN和延迟控制器410的输出实施逻辑NAND运算；以及第二反向器组，由比第一驱动器320的第一反向器组的数目少的奇数个反向器所构成，用以延迟第二NAND门的输出以输出作为第二DLL时钟FCLK_DLLOE或RCLK_DLLOE。
图10为图8所示的延迟控制器410的示意电路图。
如图所示，延迟控制器410包括延迟元件INV530_1、INV530_2、MC530_1和MC530_2、反向器INV530_3以及选择控制单元MO。参考图10，依据选择控制单元MO，延迟控制器410包括仅一个反向器INV530_3。延迟控制器410和分相器310包括多个延迟元件，多个延迟元件由多个反向器和MOS晶体管所构成；然而，延迟控制器410的延迟量由选择控制单元MO所控制。
作为缺省设计，选择控制单元MO不选择包括两个反向器INV530_1和INV_530_2以及两个MOS电容器MC530_1和MC530_2的延迟元件。于是，延迟控制器410可具有比分相器310小的延迟量。延迟控制器410的输入和输出具有相反相位。
图11为显示图7所示的延迟锁定环的操作的时序图。
图中示出在延迟锁定环(DLL)的内部的多个信号以及在DLL的外部的多个信号。第二DLL时钟RCLK_DLLOE和FCLK_DLLOE的相位超前第一DLL时钟RCLK_DLL和FCLK_DLL的相位。因此，响应第二DLL时钟RCLK_DLLOE和FCLK_DLLOE的上升/下降数据输出使能信号ROUTEN和FOUTEN的启动比图1和图2所示的传统DLL的上升/下降数据输出使能信号ROUTEN和FOUTEN快。因此，可确保充分操作容限；延迟锁定环可在较高操作频率(亦即，外部时钟CLK的较高频率)下操作。
为了在较高操作频率下克服不足的操作容限，本发明提供一种延迟锁定环，延迟锁定环用以藉由获得充分操作容限来支持在半导体存储器装置中的操作频率的增加，该充分操作容限用以产生数据输出使能信号。
本申请案包含分别在2005年9月28日和2006年6月22日向韩国专利局所提出的韩国专利申请第KR 10-2005-0090842号和第KR 10-2006-0056408号的主题，在此以参考方式并入上述专利申请的全部内容。
虽然已以某些特定实施例来描述本发明，但是本领域技术人员很清楚，在不脱离本申请的权利要求书所界定的本发明的精神和范围内可以实施各种变化和修改。
权利要求
1.一种用于延迟锁定环的输出驱动器，包括第一驱动块，用以从所述延迟锁定环接收输出，以产生用以输出对应于一读取指令的读取数据的第一DLL时钟；以及第二驱动块，用以从所述延迟锁定环接收输出，以产生用以在写入操作期间减少电流消耗的第二DLL时钟，其中，所述第一驱动块具有比所述第二驱动块大的延迟量。
2.如权利要求1所述的输出驱动器，其中所述第一和第二驱动块从所述延迟锁定环接收相同输出。
3.如权利要求2所述的输出驱动器，其中所述第二DLL时钟的相位超前所述第一DLL时钟的相位。
4.如权利要求3所述的输出驱动器，其中所述第一驱动块包括分相器，用以分离所述延迟锁定环的输出的相位，以产生具有相反相位的两个时钟信号；以及第一驱动器，用以驱动所述分相器的输出以输出作为所述第一DLL时钟。
5.如权利要求4所述的输出驱动器，其中所述第二驱动块包括延迟控制器，用以控制所述延迟锁定环的输出的延迟量，其中所述延迟量比所述分相器的运算延迟小；以及第二驱动器，用以驱动所述延迟控制器的输出，以输出作为所述第二DLL时钟。
6.如权利要求5所述的输出驱动器，其中所述第二驱动器具有比所述第一驱动器小的运算延迟。
7.如权利要求5所述的输出驱动器，其中所述分相器和所述延迟控制器分别包括由反向器和MOS晶体管所构成的多个延迟元件。
8.如权利要求7所述的输出驱动器，其中所述延迟控制器仅包括一个反向器。
9.如权利要求5所述的输出驱动器，其中所述延迟控制器的输入和输出具有相反的相位。
10.如权利要求5所述的输出驱动器，其中所述第一驱动器由第一使能信号所控制，并且所述第二驱动器由第二使能信号所控制。
11.如权利要求10所述的输出驱动器，其中所述第一驱动器包括第一“与非”(NAND)门，用以对所述第一使能信号和所述分相器的输出实施一逻辑NAND运算；以及第一反向器组，包括偶数个反向器，用以延迟所述第一NAND门的输出以输出作为所述第一DLL时钟。
12.如权利要求11所述的输出驱动器，其中所述第二驱动器包括第二NAND门，用以对所述第二使能信号和由所述延迟控制器的输出实施逻辑NAND运算；以及第二反向器组，包括比所述第一反向器组少的奇数个反向器，用以延迟所述第二NAND门的输出以输出作为所述第二DLL时钟。
13.一种延迟锁定环，包括时钟缓冲器，用以接收一外部时钟以产生一内部时钟；相位更新块，用以比较所述内部时钟与由所述相位更新块所产生的反馈时钟，以控制所述内部时钟的相位；第一驱动块，用以从所述相位更新块接收输出，以产生用以输出对应于一读取指令的读取数据的第一DLL时钟；以及第二驱动块，用以从所述相位更新块接收输出，以产生用以在写入操作期间减少电流消耗的第二DLL时钟，其中所述第一驱动块具有比所述第二驱动块大的延迟量。
14.如权利要求13项的延迟锁定环，其中所述相位更新块包括延迟线，用以延迟所述内部时钟；占空周期补偿器，用以补偿所述延迟线的输出的占空比；延迟复制模型，用以延迟所述占空周期补偿器的输出一预定量，以产生所述反馈时钟；相位比较器，用以比较所述内部时钟的相位与所述反馈时钟的相位；以及延迟控制器，用以依据所述相位比较器的结果控制所述延迟线的延迟量。
15.如权利要求14项的延迟锁定环，其中所述第一驱动块包括分相器，用以分离所述占空周期补偿器的输出的相位，以产生具有相反相位的两个时钟信号；以及第一驱动器，用以驱动所述分相器的输出，以输出作为所述第一DLL时钟。
16.如权利要求15项的延迟锁定环，其中所述第二驱动块包括延迟控制器，用以控制所述占空周期补偿器的输出的延迟量，其中所述延迟量比所述分相器的运算延迟小；以及第二驱动器，用以驱动所述延迟控制器的输出以输出作为所述第二DLL时钟。
17.如权利要求16项的延迟锁定环，其中所述第二驱动器具有比所述第一驱动器小的运算延迟。
18.如权利要求16项的延迟锁定环，其中所述分相器和所述延迟控制器分别包括多个延迟元件，所述延迟元件包括多个反向器和MOS晶体管。
19.如权利要求18项的延迟锁定环，其中所述延迟控制器仅包括一个反向器。
20.如权利要求16项的延迟锁定环，其中所述延迟控制器的输入和输出具有相反的相位。
21.如权利要求16项的延迟锁定环，其中所述第一驱动器由第一使能信号所控制，并且所述第二驱动器由第二使能信号所控制。
22.如权利要求21项的延迟锁定环，其中所述第一驱动器包括第一“与非”(NAND)门，用以对所述第一使能信号和所述分相器的输出实施逻辑NAND运算；以及第一反向器组，包括偶数个反向器，用以延迟所述第一NAND门的输出以输出作为所述第一DLL时钟。
23.如权利要求22项的延迟锁定环，其中由所述第二驱动器包括第二NAND门，用以对所述第二使能信号和所述延迟控制器的输出实施逻辑NAND运算；以及第二反向器组，包括比所述第一反向器组少的奇数个反向器，用以延迟所述第二NAND门的输出以输出作为所述第二DLL时钟。
24.一种半导体装置，包括第一驱动块，用以分离第一输入信号的相位以产生多个第一内部信号，每一第一内部信号具有彼此不同的相位，以及输出所述多个第一内部信号以响应第一控制信号；以及第二驱动块，用以延迟第二输入信号并且输出所述延迟信号以响应第二控制信号。
25.如权利要求24项的半导体装置，其中所述第一输入信号与所述第二输入信号相同。
26.如权利要求25项的半导体装置，其中所述第一驱动块包括分相器，用以分离所述第一输入信号的相位，以产生具有彼此相反相位的两个第一内部信号；以及第一驱动器，用以输出所述分相器的输出，以响应所述第一控制信号。
27.如权利要求26项的半导体装置，其中所述第二驱动块包括延迟控制器，用以延迟所述第二输入信号一预定延迟量，所述预定延迟量比所述分相器的运算延迟小；以及第二驱动器，用以输出所述延迟控制器的输出，以响应所述第二控制信号。
28.如权利要求27项的半导体装置，其中所述第二输入信号包括具有相反相位的两个信号，并且所述延迟控制器输出所述输入信号的反向信号。
29.如权利要求27项的半导体装置，其中所述第二驱动器具有比所述第一驱动器小的运算延迟。
30.如权利要求29项的半导体装置，其中所述分相器和所述延迟控制器分别包括多个延迟元件，所述延迟元件包括多个反向器和MOS晶体管。
全文摘要
公开了一种延迟锁定环，支持在半导体存储器装置中的操作频率的增加。在延迟锁定环中所使用的一种输出驱动器包括第一驱动块，用以从所述延迟锁定环接收输出，以产生用以输出对应于一读取指令的读取数据的第一DLL时钟；以及第二驱动块，用以从所述延迟锁定环接收输出，以产生用以在写入操作期间减少电流消耗的第二DLL时钟，其中所述第一驱动块具有比所述第二驱动块大的延迟量。
文档编号G11C11/4076GK1945732SQ200610141208
公开日2007年4月11日 申请日期2006年9月28日 优先权日2005年9月28日
发明者辛范柱 申请人:海力士半导体有限公司