具有命令/地址管脚的与非闪存以及包括其的闪存系统的制作方法

专利名称：：具有命令/地址管脚的与非闪存以及包括其的闪存系统的制作方法具有命令/地址管脚的与非闪存以及包括其的闪存系统
技术领域：
本申请涉及一种存储设备，尤其涉及一种具有命令/地址(C/A)管脚的与非(NAND)闪存及包括其的闪存系统。
背景技术：
：半导体存储设备是用于存储数据的存储设备。半导体存储设备可以被分类为随机存取存储器(RAM),以及只读存储器(ROM)。RAM是需要电源来维持所存储数据的易失性存储设备。ROM是即使没有供电也能维持所存储的数据的非易失性存储设备。RAM的实例包括动态RAM(DRAM)和静态RAM(SRAM)。ROM的实例包括可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可^寮除可编程ROM(EEPROM)、以及闪存。闪存的实例包括NOR闪存和NAND闪存。NAND闪存被广泛用于移动通信终端、便携媒体播放器、数码相机、和移动存储纟某介。图1示出传统NAND闪存100,而图2是提供NAND闪存100的管脚描述的表。参看图1,NAND闪存100包括形成在NAND闪存100的第一表面110上的诸如RnB、ALE、CLE、nWE、和nCE管脚的控制管脚。NAND闪存100还包括形成在第二表面120上的诸如DQ0到DQ7管脚的数据管脚。图1中所示的NAND闪存100的管脚结构是薄型小尺寸封装(TSOP)结构。但是，因为控制管脚形成在NAND闪存100的一个表面上，NAND闪存100的板结构是复杂的。另外，当使用多个具有图1所示管脚结构的NAND闪存形成存储模块时，用于存储模块的印刷电路板(PCB)的结构是复杂的。图3是说明闪存系统200的方框图，其具有使用了图1中的闪存100的多存储体构造。参照图3，闪存系统200可以包括闪存控制器"0、第一存储体210、第二存储体220、第三存储体230、以及第四存储体240。存储体210、220、230、和240中的每一个包括四个NAND闪存。例如，第一存储体210包括四个NAND闪存211、212、213、和214。第二存储体220包括四个NAND闪存221、222、223、和224。第三存储体230包括四个NAND闪存231、232、233、和234。第四存储体240包括四个NAND闪存241、242、243、和244。闪存控制器250通过四个通道1到4连接到存储体210、220、230、和240。其中，通道1到4中的每一个连接存储体210、220、230、和240的相应NAND闪存。例如，通道1分别连接存储体210、220、230、和240的NAND闪存211、221、231、和241。同样的，通道2连接NAND闪存212、222、232、和242。通道3连接NAND闪存213、223、233、和243。通道4连接NAND闪存214、224、234、和244。控制器250使用芯片使能信号nCEO-nCEX(其中X为正整数)来执行存储体交错存取操作。在该执行过程中，控制器250接收与NAND闪存数量一样多的使能信号以及就绪且忙碌信号RnBO-RnBX。本文中，存储体交错存取是在其中两个或更多存储体共享通用信道的存储系统的存储体之间执行的数据读或写操作。例如，在存储体交错存取操作中，闪存控制器250在NAND闪存211、221、231、和241之间移动期间从连接到通道1的NAND闪存211、221、231、和241中读取数据或将数据写入到其中。如上所述，将与闪存芯片数量相同的芯片使能信号nCEO至nCEX以及就绪且忙碌信号RnBO至RnBX用于存储体交错存取操作。因此，当闪存系统200使用所有四个通道1至4时，将十六个芯片使能信号nCEO至nCE15以及十六个就绪且忙碌信号RnBO至RnB15用于存储体交错存取操作。由此，当存储体和闪存芯片的数量增加时，闪存系统200的构造变得更加复杂。传统的NAND闪存通过数据输入/输出(DQ)管脚接收地址和命令信号。因此，当地址和命令信号被输入到NAND闪存时，数据不能够被输入到NAND闪存或者从其中输出。这导致数据延迟时间。当执行存储体交错存取操作时，数据输入/输出尤其被延迟。此外，当数据被写入传统NAND闪存的单元阵列或从其中读出时，产生RnB信号。此时，闪存控制器不能执行任何操作直到写/读操作完成为止。这降低了闪存系统的性能。
发明内容本发明的示范性实施例提供具有昧速数据输入/输出的NAND闪存。本发明的示范性实施例提供在执行存储体交错存取操作的同时将延迟时间最小化的闪存系统。本发明的示范性实施例提供NAND闪存，其包括用于存储数据的存储单元阵列；命令/地址管脚，通过该管脚接收用于向存储单元阵列输入数据或从其中输出数据的命令和地址；以及数据输入/输出管脚，通过该管脚向存储单元阵列输入数据或从其中输出数据。在一些示范性实施例中，NAND闪存还包括状态寄存器，其通过命令/地址管脚接收一个状态读取命令，并把NAND闪存的操作状态提供给闪存控制器。闪存控制器在NAND闪存操作时、NAND闪存操作之前、或者NAND闪存操作之后将状态读取命令发送到NAND闪存。状态寄存器向闪存控制器发送状态信号SQ以通知闪存控制器是否可对NAND闪存进行内部操作。闪存控制器响应于状态信号SQ来控制NAND闪存的内部操作。在一些示范性实施例中，根据数据选通信号DQS的切换，通过数据输入/输出管脚来输入/输出数据。利用DDR(双数据率)传输方法通过数据输入/输出管脚来输入/输出数据。NAND闪存还包括接收通过命令/地址管脚传输的命令和地址的命令/地址緩存器。NAND闪存还包括控制单元，控制命令和地址的接收。控制单元从闪存控制器接收芯片使能信号nCE和装载信号nLOAD，并控制命令和地址的接收。在本发明的一些示范性实施例中，提供包括闪存控制器和由多个NAND闪存构成的闪存模块的闪存系统。NAND闪存中的每一个包括用于存储数据的存储单元阵列；命令/地址管脚，通过该管脚接收用于向存储单元阵列输入数据或从其中输出数据的命令和地址；以及数据输入/输出管脚，通过该管脚向存储单元阵列输入数据或从其中输出数据。在一些示范性实施例中，NAND闪存中的每一个还包括状态寄存器，其通过命令/地址管脚接收状态读取命令，并把NAND闪存的操作状态提供给闪存控制器。闪存控制器在NAND闪存操作时、NAND闪存操作之前、或者NAND闪存操作之后将状态读取命令发送到NAND闪存。状态寄存器向闪存控制器发送状态信号SQ,以通知闪存控制器是否可以对NAND闪存进行内部操作。闪存控制器响应于状态信号SQ控制NAND闪存的内部操作。根据数据选通信号DQS的切换，执行通过数据输入/输出管脚的数据输入/输出。利用DDR(双数据率)传输方法通过数据输入/输出管脚来输入/输出数据。NAND闪存中的每一个还包括接收通过命令/地址管脚传输的命令和地址的命令/地址緩存器，。NAND闪存中的每一个还包括控制命令和地址的接收的控制单元。控制单元从闪存控制器接收芯片使能信号nCE和装载信号nLOAD,并控制命令和地址的接收。通过结合附图对本发明的具体示范性实施例的具体描述，本发明的上述和其他特征将变得更加明显，其中图1示出了传统NAND闪存；图2是说明图1的NAND闪存的管脚的表；图3是示出具有使用图1的NAND闪存的多存储体构造的闪存系统的框图；图4示出根据本发明的示范性实施例的NBXNAND闪存；图5是提供根据本发明的示范性实施例的图4的NBXNAND闪存的管脚的说明的表；图6是示出根据本发明的示范性实施例的图4的NBXNAND闪存的NBXNAND闪存系统的框图；图7是示出根据本发明的示范性实施例的如何从图6的NBXNAND闪存擦除数据的时序图；图8是用于阐释根据本发明的示范性实施例的如何将数据写入图6的NBXNAND闪存的时序图；图9是用于阐释根据本发明的示范性实施例的如何将数据从图6的NBXNAND闪存读出的时序图。图IO是示出根据本发明的示范性实施例的NBXNAND闪存系统的图；图ll(a)、(b)是示出根据本发明的示范性实施例的图IO的NBXNAND闪存系统的NBX闪存模块的框图；图12是示出根据本发明的示范性实施例的图11的NBX闪存模块的内部结构的框图；图13到15是示出根据本发明的示范性实施例的图10的NBX闪存系统的存储体交错存取操作的时序图；图16示出根据本发明的示范性实施例的NBXNAND闪存系统的薄型'尺寸封装(TSOP);图17是说明根据本发明的示范性实施例的图16的TSOP管脚的表。具体实施方式下面将结合附图具体描述本发明的示范性实施例。但是本发明可以用不同形式实现，并不局限于所述示范性实施例。图4阐释根据本发明的示范性实施例的NAND闪存300，图5是说明根据本发明的示范性实施例的NBXNAND闪存300的管脚的表。NAND闪存300包括附加的命令/地址管脚C/A0到C/A3。NAND闪存系统300除了数据输入/输出管脚DQ0到DQ7之外，还包括数据选通管脚DQS用于输入/输出数据的同步。NAND闪存系统300的输入信号与时钟信号(CLK)同步。图4的NAND闪存系统300现在简称为NAND总线可缩;改(NBX)NAND闪存。参看图5，命令/地址管脚C/A0到C/A3用于输入命令和地址信号。尽管图5示出了四个命令/地址管脚C/A0到C/A3，命令/地址管脚C/A0到C/A3的数量也可以增加。nLOAD管脚被用于向NAND闪存系统300装载命令或地址信号。nCE管脚是芯片使能管脚。CLK管脚是时钟管脚。Vcc管脚是电源电压管脚，而Vss管脚是地电压管脚。SQ管脚指示NBXNAND闪存300内的操作正在执行或者已经完成。例如，高SQ信号表示NBXNAND闪存300内的操作已经完成，并且NBXNAND闪存300准备就绪用于下次操作。低SQ信号表示NBXNAND闪存300内操作正在执行。SQ信号与CLK信号同步输出。如上所述，DQS管脚是用于数据输入/输出的数据选通管脚，而DQO到DQ7管脚是数据输入/输出管脚。图6是示出根据本发明的示范性实施例的图4的NBXNAND闪存的示例的框图。NBXNAND闪存420电连接到闪存控制器410。NBXNAND闪存420通过C/A管脚从闪存控制器410接收地址和命令信号，并通过数据输入/输出管脚将数据发送到闪存控制器410。参看图6，NBXNAND闪存420包括存储单元阵列421、命令地址緩存器422、页面緩沖器423、数据输入/输出电路424、控制单元425、以及SQ寄存器426。存储单元阵列421包括多个存储块(未示出)。每个存储块各自包括多个页面(未示出)。每个页面各自包括共享字线的多个存储单元。每个页面的大小可以是512字节、2K字节、或者4K字节。页面的大小根据闪存类型而不同。NBXNAND闪存420中，数据的擦除以块为单位，而数据的读取和写入以页面为单位。命令地址緩存器422通过字线WL连接到存储单元阵列421。命令地址信号nCE和nLOAD，并且控制命令地址緩存器422。当控制信号nCE和nLOAD为4氐时，命令信号^皮输入到NBXNAND闪存420。表1示出了NBXNAND闪存系统400内使用的命令和控制信号的实例。表l中，nCKE表示时钟使能信号。[表l]<table>tableseeoriginaldocumentpage9</column></row><table><table>tableseeoriginaldocumentpage10</column></row><table>参看表l，读取是用于启动读取操作的命令。读取使能是用于读取数据的命令。写入是用于启动写入操作的命令。写入使能或编程使能是用于将数据写入存储单元阵列421的命令。状态读取是用于检查NBXNAND闪存420的操作状态的命令。复位是用于初始化NBXNAND闪存420的命令。例如，当nCE和nLOAD信号为低时，读取命令在一个时钟周期内被输入到NBXNAND闪存420。接下来，地址被输入到NBXNAND闪存420。其他命令也以同样的方式被输入到NBXNAND闪存420。参看图6，NBXNAND闪存420包括SQ寄存器426。SQ寄存器426存储NBXNAND闪存420的状态。当输入状态读取命令时，SQ寄存器426在控制单元425的控制下向闪存控制器410发送状态信号SQ。状态信号SQ被发送到闪存控制器410,从而将NBXNAND闪存420的状态通知闪存控制器410。例如，当NBXNAND闪存420没有执行任何操作时，状态信号SQ为高，而当NBXNAND闪存420执行操作时，状态信号SQ为低。状态信号与CLK信号同步产生。参看表l，在输入状态读取命令并且经过一个周期之后，输出状态信号SQ。闪存控制器410可以随时向闪存提供状态信号SQ。在输入命令之后的第一时钟周期输入地址。地址的位尺寸由nLOAD信号确定。下面参照图7到9具体描述图6所示的NBXNAND闪存420的擦除、写入和读取操作。图7是示出根据本发明的示范性实施例的如何从图6的NBXNAND闪存420擦除数据的时序图。参看图7，当nCE信号和nLOAD信号为低时，通过C/A管脚输入命令或地址。参看图7，S表示状态读取命令，E表示擦除命令，A表示地址，且EE表示擦除使能命令。不论是否执行擦除操作都可以输入状态读取命令S。当输入状态读取命令S时，NBXNAND闪存420在一个时钟周期之后产生状态信号SQ。NBXNAND闪存420响应擦除命令以启动读取操作。在输入擦除命令时，通过C/A管脚输入地址A。当地址被完整输入之后，输入擦除使能命令EE。NBXNAND闪存420响应擦除使能命令EE从与地址A对应的存储块中擦除数据。在神察除操作期间，NBXNAND闪存420响应状态读耳又命令S,产生状态信号SQ以指示其状态(擦除状态)。在擦除操作之后，NBXNAND闪存420响应状态读取命令S产生状态信号SQ以指示其状态(擦除状态结束)。图8是示出根据本发明的示范性实施例的如何将数据写入NBXNAND闪存420的时序图。参看图8，当nCE信号和nLOAD信号为低时，通过C/A管脚输入命令或地址。图8中，W表示写入命令，A表示地址，且WE表示写入使能命令。其中，不论是否执行写入操作都可以输入状态读取命令S。当输入状态读取命令S时，NBXNAND闪存420在一个时钟周期之后产生状态信号SQ。NBXNAND闪存420响应写入命令W以启动写入操作。在写命令W和地址A被输入之后，输入写使能命令WE。之后，NBXNAND闪存420根据数据选通(DQS)信号的触发，通过数据输入/输出(DQ)管脚接收数据。NBXNAND闪存420的数据输入或输出与DQS信号同步。参看图8，借助于双数据率(DDR)传输方法，DQS信号的每个周期内传输两次数据。接收到数据之后，NBXNAND闪存420使用所接收到的数据在对应于地址A的页面上l丸行编程。在写入操作期间，NBXNAND闪存420响应状态读取命令S产生状态信号SQ以指示其状态(写入状态)。在写入操作之后，NBXNAND闪存420响应状态读取命令S,产生状态信号SQ以指示其状态(写入状态结束)。图9是示出根据本发明的示范性实施例的如何从图6所示的NBXNAND闪存420读取数据的时序图。图9中，R表示读取命令，A表示地址，且RE表示读取使能信号。不论是否执行读取操作都可以输入状态读取命令S。当输入状态读取命令S时，NBXNAND闪存420在一个时钟周期之后产生状态信号SQ。NBXNAND闪存420响应读取命令R以启动读取操作。在输入读取命令R和地址A之后，420从与地址A对应的页面读取数据，并把数据存储在页面緩沖器423中(参看图6)。NBXNAND闪存420响应状态读取命令S，输出状态信号SQ以指示NBXNAND闪存420准备就绪进行数据传输。NBXNAND闪存420响应读取使能命令RE输出存储在页面缓冲器423中的数据。NBXNAND闪存420根据DQS信号的切换通过DQ管脚输出数据。数据与DQS信号同步地从NBXNAND闪存420输出。参看图9，数据以双数据率(DDR)从NBXNAND闪存420中读出。如上所述，本发明的NBXNAND闪存包括分离的C/A和DQ管脚。此外，NBXNAND闪存包括SQ寄存器，一旦闪存控制器发送状态读取命令S就产生状态信号SQ。因为C/A管脚和DQ管脚是分离的，可以增加读取和写入速度。此外，命令和地址总线的宽度与数据总线宽度可以不同。图10是示出根据本发明的示范性实施例的NBXNAND闪存系统500的框图。参看图10，NBXNAND闪存系统500包括闪存控制器550和多个NBX闪存模块510、520、530、和540。图10的示范性实施例中示出了四个NBX闪存模块。NBX闪存模块510、520、530、和540分别连接到闪存槽501、502、503、和504,并且闪存槽501、502、503、和504通过数据总线(DQ总线)连接到闪存控制器550。NBX闪存模块510、520、530、和540从闪存控制器550接收存储体选择(nBS)信号。另外，数据(DQ)和控制(CTRL)信号在闪存控制器550与NBX闪存模块510、520、530、和540之间传输。图10所示的示范性实施例中，每个NBX闪存模块510、520、530、和540各自包括十六个NBXNAND闪存511。闪存控制器550控制NBX闪存模块510、520、530、和540的NBXNAND闪存的写入、读取、和擦除操作。此外，闪存控制器550使用nBS信号来执行存储体之间的存储体交错存取。当必须更新NBX闪存模块510、520、530、和540的NBXNAND闪存的SQ寄存器时，闪存控制器550可以传输NBX闪存^f莫块510、520、530、和540通用的寄存器值。闪存控制器550的该功能被称为广播功能。在对所有存储体同时使能nBS信号之后，闪存控制器550提供寄存器设置命令(参随后，闪存控制器550通过C/A管脚向SQ寄存器写入寄存器值。图11是示出才艮据本发明的示范性实施例的图10所示的NBXNAND闪存系统500的NBX闪存模块的框图。图11中，附图标记510a表示NBXNAND闪存系统500的NBX闪存模块510的前表面，且附图标记51Ob表示NBX闪存模块510的后表面。参看图11(a)和(b)，在NBX闪存模块510的前表面510a上形成了八个NBXNAND闪存511a,在NBX闪存才莫块510的后表面510b上形成了八个NBXNAND闪存51lb。八个NBXNAND闪存51la构成一个存4诸体，八个NBXNAND闪存511b构成另一个存储体。例如，一个NBX闪存模块包括两个存储体。当每个NBXNAND闪存511a和511b各自具有8位总线带宽时，一个存储体具有64位总线带宽。将用于状态存在检测(SPD)的电可擦除可编程只读存储器(EEPROM)512、时钟緩冲器513、C/A和控制信号的緩冲器514、以及接口516a形成在NBX闪存模块510的前表面510a上。EEPROM512被用于存储闪存控制器550(参看图10)存取NBX闪存模块510所必需的数据(SPD数据)。时钟緩冲器513用于向NBX闪存511a和511b分配时钟信号。緩沖器514用于向NBX闪存511a和511b分配命令、地址、和控制时钟信号将快速使能切换(FET)开关515和接口516b形成在NBX闪存模块510的后表面510b上。FET开关515用于减小数据总线上的负荷，从而提供高速数据传输。因为DDR传输方法被用于NBX闪存511a和511b，使用FET开关515便于DDR传输方法的应用。每个FET开关515可以锁定10个位8位用于数据(DQ)，1位用于DQS信号，1位用于SQ信号。在组装时，将NBX闪存模块510的接口516a和516b连接到闪存槽510(参看图10)。图12是示出根据本发明的示范性实施例的图11所示的NBX闪存模块510内部结构的框图。如图11所示，NBX闪存模块510包括NBXNAND闪存511a和511b(第一和第二存储体)、用于SPD的EEPROM512、时钟緩沖器513、C/A和控制信号的緩沖器514、FET开关515、以及接口516。接口516从闪存控制器550(参看图10)接收命令、地址、数据、第一和第二存储体选择信号nBSl和nBS2、以及nLOAD信号。其中，nBSl信号用于选^^第一存储体511a，nBS2信号用于选择第二存储体511b。提供nBSl信号作为第一存储体51la的NBXNAND闪存的芯片使能信号nCE。提供nBS2信号作为第二存储体511b的NBXNAND闪存的芯片使能信号nCE。C/A和控制信号的緩冲器514用于临时存储命令、地址、和nLOAD信号，并把它们发送到所选择的存储体。时钟緩冲器513接收时钟信号nCLK，产生第一和第二时钟信号CLK1和CLK2。第一时钟信号CLK1被提供给第一存储体511a，第二时钟信号CLK2被提供给第二存储体511b。此外，时钟緩冲器513为C/A和控制信号的緩沖器514提供时钟信号。緩沖器514与时钟信号同步操作。用于SPD的EEPROM512存储闪存控制器存取NBX闪存模块510所必需的SPD信息。例如，用于SPD的EEPROM512存储关于向第一和第二存储体511a和511b的NBXNAND闪存写入或者从中读取数据所必需的内部延迟时间的信息。在读取或者写入操作过程中，闪存控制器550从EEPROM512读取内部延迟时间信息，并根据所读出的用于读取或者写入操作的信息输出信号和数据。被包括在已给定的存储体中的NBXNAND闪存具有相同页面尺寸。该页面尺寸的信息被存储在EEPROM512内。NBXNAND闪存的页面尺寸可以随不同的存储体变化和/或随不同的NBX闪存模块变化。在访问NBX闪存模块时，闪存控制器550从EEPROM512读取页面信息，并根据所读出的页面信息进行操作。包括在一个NBX闪存模块内的存储体可以具有不同的存储容量。另外，包含在一个存储体内的NBXNAND闪存可以具有不同的存储容量。用于SPD的EEPROM512存储关于存储体的存储容量的信息。在访问NBX闪存模块时，闪存控制器550从EEPROM512读取存储体容量信息，并根据所读出的存储体容量信息进行操作。即，闪存控制器550从EEPROM512读取SPD信息，并使用SPD信息来设置其自身。图13到15是用于解释根据本发明的示范性实施例的图10的NBXNAND闪存系统500的存储体交错存取操作的时序图。存储体交错存取是在存储体上交替地进行的读取、写入、或擦除操作。图13示出用于从存储体读出数据的在存储体之间的交错存取操作。图14示出用于向存储体写入数据的在存储体之间的交错存取操作。图15示出用于擦除，写入和读取的在存储体之间的交错存取操作。参看图13，第一存储体由第一存储体选择信号nBSl使能。例如，当第一存储体选择信号nBSl为低电平时，从第一存储体读取数据。响应读取命令R,启动从第一存储体读取数据。在输入读取命令R和地址A之后，从所选择的页面读取数据，并传输到页面緩冲器。当与一个页面对应的数据被存储在页面緩沖器内时，NBXNAND闪存响应状态读取命令S,输出状态信号SQ以指示其准备就绪来输出数据。NBXNAND闪存响应读取使能命令RE，输出存储在页面緩冲器内的数据。此时，NBXNAND闪存根据数据选通信号DQS的触发，通过数据输入/输出管脚DQ输出数据。当第二存储体选择信号nBS2在第一存储体的读取操作期间变为低电平时，则从第二存储体读取数据。类似的，当第三存储体选择信号nBS3在第一和第二存储体的读取操作期间变为低电平时，则从第三存储体读取数据。第二和第三存储体的读取操作与第一存储体的实现方式相同。从第一存储体输出数据之后，从第二存储体无延迟时间地输出数据。类似的，从第二存储体输出数据之后，从第一存储体输出数据。参看图14,当第一存储体选择信号nBSl为低电平时，数据被写入第一存储体。响应写入命令W，启动对第一存储体写入数据。在输入写入命令W和地址A之后，输入写入使能命令WE。NBXNAND闪存4艮据数据选通信号DQS的触发，通过数据输入/输出管脚DQ接收数据。将所接收到的数据被存储在页面緩沖器内。当数据被存储在页面緩沖器内之后，NBXNAND闪存使用已存储的数据在地址A的页面上执行内部编程。NBXNAND闪存响应状态读取命令S,输出状态信号SQ指示写入操作结束。当第二和第三存储体选择信号在第一存储体的写入操作期间变为低电平，数据被写入第二和第三存储体。第二和第三存储体的写入操作与第一存储体的实现方式相同。参看图14，在数据从闪存控制器完整装载到第一存储体的页面緩冲器之后，将数据从闪存控制器无延迟时间地装载到第二存储体的页面缓沖器。类似的，在数据装载到第二存储体的页面緩冲器之后，将数据从闪存控制器装载到第三存储体的页面緩冲器。参看图15，在第一存储体上执行擦除操作，在第二存储体上执行写入操作，在第三存储体上执行读取操作。在第一存储体上执行擦除操作期间，在第二存储体上执行写入搡作。另外，在执行第一和第二存储体上的擦除和写入操作期间，在第三存储体上执行读取操作。因为传统的NAND闪存使用数据输入/输出管脚DQ用于接收命令和地址信号以及数据，数据总线或者通道上的数据流经常被中断。另外，传统的NAND闪存模块在执行存储体交错存取操作期间有长的数据延迟时间。但是，图13到15中，本发明的示范性实施例中的NBX闪存模块对于数据输入/输出可以执行无数据延迟时间的交错存取操作，因此数据能够以高速从NBX闪存模块中读出或写入其中。图16阐释根据本发明的示范性实施例的NBXNAND闪存的薄型小尺寸封装(TSOP),且图17是提供根据本发明的示范性实施例的图16的TSOP的管脚的说明的表。参看图16，NBXNAND闪存具有48个管脚。第1到第24管脚形成在左侧，第25到第48管脚形成在右侧。参看图17，所有控制功能被分配给左侧管脚。根据本发明的示范性实施例，可以减少管脚数量，NBXNAND闪存可以被设计为将所有控制管脚放置在一侧。因此，NBXNAND闪存能够具有简单结构。如上所述，在本发明的示范性实施例的NAND闪存中，C/A管脚与数据输入/输出管脚相分离。因此，可以提高数据输入/输出速度。此外，NAND闪存可以执行延迟时间更小的存储体交错存取搡作。上述公开的
发明内容应被认为是示意性的，而不是限制性的。本领域技术人员应理解，形式和细节上的各种变化都没有偏离本发明的主旨和范围。对相关申请的交叉引用本申请要求于2006年12月29日提交的韩国专利申请NO.10-2006-0137629的优先权，通过引用将其全部内容合并于此。权利要求1.一种NAND闪存，其包含存储数据的存储单元阵列；命令/地址管脚，通过其接收用于传输数据的命令和地址；以及数据输入/输出管脚，通过其传输存储单元阵列内的数据。2.如权利要求1所述的NAND闪存，还包含状态寄存器，其通过命令/地址管脚接收状态读取命令，以及将NAND闪存的操作状态提供给闪存控制器。3.如权利要求2所述的NAND闪存，闪存控制器向NAND闪存发送状态读取命令。4.如权利要求2所述的NAND闪存，其中状态寄存器向闪存控制器发5.如权利要求4所述的NAND闪存，其中闪存控制器响应于状态信号SQ,控制NAND闪存的内部操作。6.如权利要求1所述的NAND闪存，其中根据数据选通信号DQS的触发，传输通过输入/输出管脚传输的数据。7.如权利要求6所述的NAND闪存，其中利用双数据率DDR传输方法来传输通过输入/输出管脚传输的数据。8.如权利要求1所述的NAND闪存，还包含命令/地址緩存器，其接收通过命令/地址管脚接收的命令和地址。9.如权利要求8所述的NAND闪存，还包含控制单元，其控制命令和地址的接收。10.如权利要求9所述的NAND闪存，其中控制单元从闪存控制器接收芯片使能信号nCE和装载信号nLOAD,并且控制命令和地址的接收。11.一种闪存系统，其包含闪存控制器；以及闪存模块，其包含多个NAND闪存，其中每个NAND闪存都包含存储数据的存储单元阵列；命令/地址管脚，通过其接收来自闪存控制器的用于传输存储单元阵列中的数据的命令和地址；以及数据输入/输出管脚，通过其传输存储单元阵列内的数据。12.如权利要求11所述的闪存系统，其中每个NAND闪存还包含状态寄存器，其通过命令/地址管脚接收状态读取命令，以及将NAND闪存的操作状态提供给闪存控制器。13.如权利要求12所述的闪存系统，其中闪存控制器向NAND闪存发送状态读取命令。14.如权利要求12所述的闪存系统，其中状态寄存器向闪存控制器发送状态信号SQ，以通知闪存控制器是否可以对NAND闪存进行内部操作。15.如权利要求14所述的闪存系统，其中闪存控制器响应于状态信号SQ，控制NAND闪存的内部操作。16.如权利要求11所述的NAND闪存系统，其中根据数据选通信号DQS的触发，传输通过输入/输出管脚传输的数据。17.如权利要求16所述的闪存系统，其中利用双数据率DDR传输方法来传输通过输入/输出管脚传输的数据。18.如权利要求11所述的闪存系统，其中每个NAND闪存还包含命令/地址緩存器，其接收通过命令/地址管脚接收的命令和地址。19.如权利要求18所述的闪存系统，其中每个NAND闪存还包含控制单元，其控制命令和地址的接收。20.如权利要求19所述的闪存系统，其中控制单元从闪存控制器接收芯片使能信号nCE和装载信号nLOAD，并且控制命令和地址的接收。全文摘要一种NAND闪存，其中命令/地址管脚与数据输入/输出管脚相分离。该NAND闪存包括用于存储数据的存储单元阵列；命令/地址管脚，通过该管脚接收用于在存储单元阵列中传输数据的命令和地址；以及数据输入/输出管脚，通过该管脚在存储单元阵列中传输数据。该NAND闪存中的命令/地址管脚与数据输入/输出管脚相分离。数据输入/输出速度被提高了。此外，该NAND闪存能够以最小延迟时间执行存储体交错存取操作。文档编号G11C16/02GK101221809SQ20071014416公开日2008年7月16日申请日期2007年12月29日优先权日2006年12月29日发明者林田泽申请人:三星电子株式会社