均衡电路及其控制方法

专利名称：均衡电路及其控制方法
技术领域：
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本发明涉及一种均衡电路及控制该均衡电路的方法。具体，本发 明涉及一种均衡电路，其中调整连接到该均衡电路的第一布线和第二 布线的电压，以及使得该电压相对于提供给该两个布线的电压的中点 电压具有偏移，以及涉及控制该均衡电路的方法。
背景技术：
为了获得高速工作，在差分地放大一对信号线中产生的电压差之
后，诸如动态随机存取存储器(DRAM)的易失性半导体存储器件(在 下文中，称为"存储器")读出数据。在差分放大中，在读出数据之 前，为了将信号线对的电压设置为基本上相同的电压(例如，电源龟 压和地电压之间的中点电压)，执行预充电操作和均衡操作。在完成 那些操作和关断均衡电路之后，使存储单元的选通晶体管导通，这在 信号线对之间产生了电压差。通过用读出放大器差分地放大该电压差， 从而读出该数据。
此外，在DRAM中，因为由存储单元的电容器保持的电荷随时间 而减小，且存在该存储数据可能丢失的担心，因此，必须执行刷新操 作从而对该存储单元进行再充电。此外，在该刷新操作中，首先，相 对于信号线对，执行预充电操作。然后，使存储单元的选通晶体管导
通，以及使信号线对之一的电压接近存储单元的电压，这在该信号线 对之间产生了电压差。该电压差被读出放大器差分地放大，以由此增 加连接存储单元的信号线的电压。结果，存储单元被再次充电。
近年来，许多DRAM也用于便携式设备等。因此，要求那些DRAM 消耗较小功率。但是，即使当DRAM不被存取时，该DRAM也需要刷新
操作，且在刷新操作中将消耗功率。因此，降低DRAM的功耗以降低 刷新操作中的功耗是有效的。
JP 2003-173679A公开了一种在刷新操作中降低功耗的常规技术。 通过电荷再循环，该常规技术减小了关于信号线的充电和放电电流。 此外，通过改进存储单元的电容器中保持的电荷保持特性，刷新操作 的频率被减小。根据该常规技术的半导体存储器件通过那些改进而降 低了功耗。
在图9中图示了该常规技术中公开的示例性电路。图9所示的电路 具有读出放大器SAO至SAn。每个高压侧电源布线SAP和低压侧电源布 线SAN被连接到读出放大器SAO至SAn。此外，连接存储单元的一条位 线Bit和用于提供基准电压到读出放大器的另一条位线BiLB的每一个 被连接到读出放大器SAO至SAn。更进一步，位线Bit和Bit一B通过均衡 电路EQ互相连接。当均衡电路EQ导通时，位线Bit和Bit—B的电压是相 同的。另一方面，当均衡电路EQ没有导通且读出放大器SAO至SAn工作 时，位线Bit和Bit一B的电压取决于存储单元中存储的电荷量、高压侧电 源布线SAP的电压、以及低压侧电源布线SAN的电压。
NMOS晶体管Ns被连接在低压侧电源布线SAN和地电压VSS之 间。PMOS晶体管Pd被连接在高压侧电源布线SAP和电源电压VDD之 间。此外，PMOS晶体管Pi被连接到高压侧电源布线SAP。再循环电容 器CAP被连接在PMOS晶体管Pi和地电压VSS之间。
图10是图9所示的电路的刷新操作的时序图。首先，在时间Ta，使 该均衡电路不导通，使NMOS晶体管Ns导通，以及低压侧电源布线SAN 的电压被设为地电压VSS。此外，使PMOS晶体管Pi导通，以及高压侧 电源布线SAP的电压被设为VIID (即，晶体管Pi侧上的再循环电容器 CAP的端电压)(时间Ta)。在此情况下，用再循环电容器CAP中存储 的电荷对高压侧电源布线SAP进行充电(时间Tb)，这使读出放大器
SAO至San工作。由此，基于高压侧电源布线SAP和低压侧电源布线SAN 的电压，分别设置位线Bit和Bit一B的电压。
然后，使PMOS晶体管Pi不导通，同时使PMOS晶体管Pd导通。结 果，高压侧电源布线SAP的电压被设为电源电压VDD。此后，使PMOS 晶体管Pi导通，同时使PMOS晶体管Pd不导通。结果，在再循环电容器 CAP中存储(或再循环)高压侧电源布线SAP中的电荷，以及高压侧电 源布线SAP的电压被设为VIID (时间Tc)。然后，使PMOS晶体管Pi和 NMOS晶体管Ns不导通，以及使均衡电路EQ导通，由此将位线Bit和 Bi^B互相连接。结果，位线Bit和Bit—B的电压被设为相同电压VIID/2 (时间Td)。
具体地，在常规电路中，在再循环电容器CAP中存储与第一电压 (例如，电源电压)和第二电压(电压VIID)之间的电压差相对应的 电荷。通过在后续刷新操作中再循环所存储的电荷，对应于该电压差 的电荷的消耗被降低，从而实现了低功耗。
此外，在常规电路中，刷新操作(预充电电压)之后的位线Bit和 Bi^B的电压低于电源电压VDD的一半。预充电电压是读出放大器的基 准电压。如果电压变低，那么可以使由于漏电流而降低的存储单元的 电压达到基准电压所需要的时间更长。具体地，常规电路可以减小刷 新操作的频率。此外，在刷新操作中该常规电路可以降低功耗。
但是，该常规电路需要时间，用于从再循环电容器CAP向高压侧 电源布线SAP充电。有该充电时间阻止了高速工作的问题。此外，电容 器通常需要比其他元件更大的布图面积。因此，当在相同的衬底上形 成这种再循环电容器时，有芯片面积增加的问题。

发明内容
根据本发明，提供一种用于将第一布线和第二布线的电压设置为
基本上相同的均衡电路，包括第一电源线；在第一布线和第一电源 线之间连接的第一晶体管；以及在第一布线和第二布线之间连接的第 二晶体管，其中使第一晶体管导通，然后使第二晶体管导通。
在根据本发明的均衡电路中，首先，通过使第一晶体管导通，例
如，在比提供地电压vss的第二布线更接近地电压的时间的更短时期
中，使提供电源电压VDD的第一布线的电压更接近基准电压。这使第 一和第二布线之间电压差较小。此后，使第二晶体管导通。这使得第 一和第二布线的电压集中到低于电源电压VDD (例如，HVDD) —半 的电压。具体地，在根据本发明的均衡电路中，当使第一和第二布线 的电压基本上相同时，该电压可以被设为相对于HVDD具有偏移的电 压。这使之可以将预充电电压设为低于HVDD，在刷新操作之间产生较 长的间隔，以在刷新操作中降低功耗。
此外，在根据本发明的均衡电路中，与常规情况不同，当第一布 线的电位产生变化时，不需要充电和放电。具体地，在根据本发明的 均衡电路中，可以在比常规电路的情况更短的时间中执行该预充电操 作。
其间，根据本发明控制均衡电路的方法是控制均衡电路的方法， 该均衡电路控制第一和第二布线的电压，第一和第二布线的电压被设 为由基准电压产生电路产生的基准电压。该方法使第一布线的电压和 基准电压之间的差值较小，然后将第一和第二布线的电压设为基本上 相同。
在根据本发明控制均衡电路的方法中，首先，使第一布线的电压 和基准电压之间的差值较小。此后，第一和第二布线的电压被设为基 本上相同。结果，即使当预充电电压相对于HVDD具有偏移时，基于均 衡电路的工作，第一布线的电压和第二布线的电压可以被设为相对于 HVDD具有偏移的预充电电压。
此外，根据本发明，提供一种半导体存储器件包括用于放大位 线对之间的电位差的读出放大器；用于提供电源电位到该读出放大器 的第一布线和第二布线；以及用于均衡第一布线和第二布线的电位的 均衡电路，其中该均衡电路基于第一控制信号和第二控制信号调整第 一布线和第二布线的电位。
通过使用第一控制信号和第二控制信号均衡该布线的电位，可以 使用于预充电操作需要的时间比常规情况更短。
根据本发明的均衡电路，即使当预充电电压相对于提供给第一布 线的电压和提供给第二布线的电压的中点电压具有偏移时，基于该均 衡电路的工作，第一和第二布线的电压可以被设为预充电电压。


在附图中
图1是具有根据本发明实施例1的均衡电路的DRAM的电路图2图示了根据实施例1的单元电压变化的特性；
图3是根据实施例1的均衡电路的工作时序图4是不执行放电操作时的根据实施例1的均衡电路的工作时序
图5是具有根据本发明实施例2的均衡电路的DRAM的电路图6是根据实施例2的均衡电路的工作时序图7是具有根据本发明实施例3的均衡电路的DRAM的电路图8是根据实施例3的均衡电路的工作时序图9是常规DRAM的电路图；以及
图10图示了常规DRAM中的位线电压变化的时序图。
具体实施例方式
(实施例l)
下面，将描述根据本发明的均衡电路被应用于DRAM的读出放大 器的电源布线的情况。图1是根据实施例1的DRAM l的电路图。如图l 所示，DRAM1具有存储单元阵列10、位线均衡电路组20、位线基准电 压产生电路30、读出放大器组40、 SA均衡电路50、 SA基准电压产生电 路60以及控制电路70。
存储单元阵列10具有多个存储单元11。在存储单元阵列10上布置 存储单元ll以便成为网格状。存储单元ll被连接到位线Bit或位线BiLB 之一。在图l中，存储单元ll被连接到位线Bit。
存储单元ll具有选通晶体管GTr和电容器C。选通晶体管GTr的漏 极被连接到位线Bit，以及字控制信号WD被输入到选通晶体管GTr的栅 极。字控制信号WD是由字驱动器(未示出)输出的控制信号，且其控 制选通晶体管GTr的导通。电容器C的一端被连接到选通晶体管GTr的 源极。例如是电源电压VDD的一半的偏压HVDD被提供给电容器C的另
一端o
位线均衡电路组20具有多个位线均衡电路21。位线均衡电路21被 连接在位线对之间。在图l中，位线对的一根位线是位线Bit，另一根位 线是位线Bi^B。
位线均衡电路21具有NM0S晶体管EN1至EN3和限流电阻器R。限 流电阻器R的一端被连接到位线基准电压产生电路30，以及限流电阻器 R的另一端被连接到NM0S晶体管EN1和EN3的源极。NM0S晶体管EN1 的漏极被连接到位线Bit，而NMOS晶体管EN3的漏极被连接到位线 Bit_B。 NMOS晶体管EN2被连接在位线Bit和位线BiLB之间。预充电控 制信号PDL被输入至IJNM0S晶体管EN1至EN3的栅极。预充电控制信号 PDL是由控制电路70输出的信号，且其控帝ijNMOS晶体管ENl至EN3的 导通。应当注意，限流电阻器R是插入的电阻，用于减小从位线基准电 压产生电路30至字驱动器的漏电流，该漏电流是由于选通晶体管GTr 中引起的开路或短路缺陷而引起的。因此，限流电阻器R不是必需的。 此外，限流电阻器R可以是限流晶体管。
位线基准电压产生电路30是阶梯式降低电路，例如，用于阶梯式
降低电源电压VDD以产生预定电压和产生基准电压(例如，预充电电 压)HVDD-Va，以及该基准电压输出到第一电源线，其是一半电源电 压VDD (在下文中称为HVDD)减去偏移电压Va。在位线对的预充电 操作中，预充电电压HVDD-Va被提供给位线对。在此情况下，预充电 操作是使位线对的电压成为预定电压的操作。该操作设置存储单元ll 保持电荷时的位线对的电压。第一电源线是被连接到图1中的晶体管N1 和N3之间的节点的线路。
读出放大器组40具有多个读出放大器41。读出放大器41被连接在 位线对之间，以差分地放大该位线对中产生的电压差。读出放大器41 基于提供给第一布线(例如，高压侧电源布线SAP)和第二布线(例如， 低压侧电源布线SAN)的电压而工作。读出放大器41具有PM0S晶体管 SP1和SP2、 NMOS晶体管SNl和SN2以及输出选通晶体管OGl和OG2。
PM0S晶体管SP1和NM0S晶体管SN1被串联连接在高压侧电源布 线SAP和低压侧电源布线SAN之间。PMOS晶体管SP2和NMOS晶体管 SN2被串联连接在高压侧电源布线SAP和低压侧电源布线SAN之间。 PMOS晶体管SPl和NMOS晶体管SNl的栅极被连接到PMOS晶体管SP2 和NMOS晶体管SN2之间的节点，并被连接到位线Bit一B。 PMOS晶体管 SP2和NMOS晶体管SN2的栅极被连接到PMOS晶体管SPl和NMOS晶体 管SN1之间的节点，并连接到位线Bit。输出选通晶体管OGl的源极被连 接到位线Bit，而输出选通晶体管OG2的源极被连接到位线BiLB。输出 控制信号Y被输出到输出选通晶体管OGl和OG2的栅极。根据输出控制 信号Y的值，输出选通晶体管OGl和OG2的漏极输出相应的位线电压。
SA均衡电路50具有第一至第三晶体管(例如，NMOS晶体管Nl至
N3) 。 NM0S晶体管N1和N3的源极互相连接，以及SA基准电压产生电 路60被连接至ljNMOS晶体管Nl和N3的源极之间的节点。NMOS晶体管 N1的漏极被连接到高压侧电源布线SAP，而NMOS晶体管N3的漏极被 连接到低压侧电源布线SAN。 NMOS晶体管N2被连接在高压侧电源布 线SAP和低压侧电源布线SAN之间。第一控制信号SWC1被提供给 NMOS晶体管Nl的栅极，而第二控制信号SWC2被提供给NMOS晶体管 N2和N3的栅极。换句话说，从电源布线SAP至基准电压产生电路的放 电路径被激活。
第一控制信号SWC1和第二控制信号SWC2是由控制电路70输出 的信号。控制电路70还输出第三控制信号SE。第三控制信号SE是控制 电源开关VDD一SW和VSS一SW导通的信号。
电源开关VDD一SW是，例如，PMOS晶体管，且被连接在电源端 和高压侧电源布线SAP之间。电源开关VSS一SW是，例如，NMOS晶体 管，且被连接在接地端和低压侧电源布线SAN之间。当电源开关 VDD—SW和VSS—SW导通时，电源电压VDD (SAP的初始电压)被提供 给高压侧电源布线SAP，而地电压VSS (SAN的初始电压)被提供给低 压侧电源布线SAN。另一方面，当电源开关VDD一SW和VSS—SW不导通 时，高压侧电源布线SAP从电源端断开，而低压侧电源布线SAN从接地 端断开。
SA基准电压产生电路60是，例如，用于阶梯式降低电源电压VDD 以产生预定电压的阶梯式下降电路，以及产生预充电电压HVDD-Va， 预充电电压HVDD-Va是HVDD减去偏移电压Va。在电源布线对的预充 电操作中，预充电电压HVDD-Va被提供给由高压侧电源布线SAP和低 压侧电源布线SAN形成的电源布线对。在本实施例的预充电操作中， 电源布线对的电压被设为预充电电压HVDD-Va。应当注意，SA基准电 压产生电路60和位线基准电压产生电路30不必须被分开，且它们可以 是一个电路。
控制电路70产生预充电控制信号PDL、第一控制信号SWC1、第二 控制信号SWC2以及第三控制信号SE。具体地，控制电路70利用它产生 的信号来控制位线均衡电路21、 SA均衡电路50以及电源开关VDD—SW 禾口VSS-SW。
这里，将描述存储单元ll的电荷保持特性。当选通晶体管GTr没有 导通时，存储单元11保持电容器C中存储的电荷。但是，在选通晶体管 GTr的源区和阱区之间产生了结漏电流。因此，即使选通晶体管GTr保 持不导通，由于该结漏电流，电容器C中存储的电荷也随时间过去而减 少。图2图示了存储单元11的电荷保持特性。
如图2所示，根据电容器C中存储的电荷量产生的单元电压随时间 过去而减小。在此情况下，从选通晶体管GTr变为不导通的点到单元电 压变为HVDD的点的时间被指定为时间T1。从选通晶体管GTr变为不导 通的点到单元电压变为HVDD-Va的点的时间被指定为时间T2 。如图2 所示，由于存储单元ll的电荷保持特性是单元电压随的减小率时间过 去而减小，因此时间T2比时间T1更长。
可知，当读出放大器41将单元电压与比较电压(在本实施例中， 称为"预充电电压")进行比较时，随着比较电压变低，电压范围和 它决定的单元电压处于高电平的时间变大。这可用于在刷新操作之间 得到更长的间隔。在本实施例中，预充电电压是HVDD-Va，该HVDD-Va 比HVDD小偏移电压Va。具体地，根据本实施例的DRAM可以使刷新 操作之间的间隔比预充电电压是HVDD时的间隔更长，以及可以降低刷 新操作中的功耗。
这里，描述了根据实施例1的DRAM l的刷新操作。应当注意，尽 管在下面将描述DRAM l的刷新操作，但是在从DRAM l读取数据/写入 数据到DRAM1中执行了类似的操作。图3是根据实施例1的DRAM l的
刷新操作的时序图。
DRAM1的刷新操作在时间T0开始。这里，预充电控制信号PDL、 第一控制信号SWC1和第二控制信号SWC2的电平从高电平变为低电 平。这使位线均衡电路21和SA均衡电路50不导通。此外，字控制信号 WD的电平从低电平变为高电平。这开始从存储单元读出数据，以及在 位线Bit和Bit—B之间引起了微小的电位差。在引起希望的电位差的时间 Tl处，通过将第三控制信号SE的电平从低电平变为高电平，选通晶体 管GTr和电源开关VDD—SW和VSS一SW导通。因此，电源电压VDD被提 供给高压侧电源布线SAP，而地电压VSS被提供给低压侧电源布线 SAN。
这开始了读出放大器41的操作。通过读出放大器41将高压侧电源 布线SAP的电压和低压侧电源布线SAN的电压提供到位线Bit和Bit一B， 以在位线Bit和Bi^B之间产生更大的电压差。在此情况下，根据存储单 元ll的电容器C中存储的电荷量确定位线Bit和Bit—B的电压之间的关 系。此外，位线Bit和Bit一B之间的电压差与电源电压VDD和地电压VSS 之间的电压差基本上是相同的。
在从时间T1过去预定时间之后，且电容器C被充分地充电以及完 成了刷新操作，在时间T2，字控制信号WD的电平从高电平变为低电平。 这将从位线Bit断开电容器C。此外，第三控制信号SE的电平从高电平 变为低电平。这分别从电源端和接地端断开了高压侧电源布线SAP和低 压侧电源布线SAN。此外，第一控制信号SWC1的电平从低电平改变为 高电平。这仅仅使SA均衡电路50中包括的所有NMOS晶体管当中的 NM0S晶体管N1导通。因此，SA基准电压产生电路60被连接到高压侧 电源布线SAP。在此情况下，因为通过SA基准电压产生电路60产生的 预充电电压HVDD-Va低于提供给高压侧电源布线SAP的电源电压 VDD，因此高压侧电源布线SAP的电压降低。
电压降Vb的数量优选约为偏移电压Va的两倍。在本实施例中，电 压降Vb的量是2Va,例如，约为0.2V。在此情况下，该电压降低需要的 时间是，例如，约为2纳秒。此外，在此情况下，高压侧电源布线SAP 的电压变化率取决于NM0S晶体管N1的导通电阻和高压侧电源布线 SAP的寄生电容等等。此外，因为，在该状态中，在时间T2，读出放大 器41变为去激活，它的驱动能力丢失，位线对的位线电压随高压侧电 源布线SAP的电压变化而降低，其中所述位线对的位线电压高于位线对 的另一位线的电压。应当注意，在时间T2，预充电控制信号PDL和第 二控制信号SWC2的电平保持低电平。具体地，位线均衡电路21和SA 均衡电路50的NMOS晶体管N2和N3保持不导通。
然后，在时间T3，预充电控制信号PDL和第二控制信号SWC2的电 平从低电平变为高电平。这使得SA均衡电路50的NMOS晶体管N1至N3 导通，以及高压侧电源布线SAP的电压变为与低压侧电源布线SAN的电 压基本上相同。在此情况下，高压侧电源布线SAP和低压侧电源布线 SAN的电压是(VDD-Vb) /2 (例如，(VDD-2Va) /2)，该电压与预 充电电压HVDD-Va相同。另一方面，关于该位线均衡电路21，因为 NM0S晶体管EN1至EN3导通，位线对的电压变得基本上相同。这里位 线对的电压是(VDD-Vb) /2 (例如，(VDD-2Va) /2)，该电压与预 充电电压HVDD-Va相同。应当注意，在时间T3，字控制信号WD、第 一控制信号SWC1以及第三控制信号SE的电平与时间T2的变化之后的 电平保持相同。
在时间T3之后，在时间T4，电源布线对和位线对的电压变化集中 于一点。在此情况下，因为SA均衡电路50的NMOS晶体管N2导通，电 荷从电源布线对的高压侧电源布线SAP通过NMOS晶体管N2朝着低压 侧电源布线SAN移动。这使得电源布线对的电压从时间T3的电压上升/ 从时间T3的电压下降到基本上为时间T3时的电压差的一半。具体地， 当预充电电压是HVDD-Va时，通过在时间T3使电源布线对的电压差为 VDD-2Va，可以使时间T4时它们变得相同时的电源布线对的电压为预
充电电压HVDD-Va。此外，因为在时间T3处位线均衡电路21的NMOS 晶体管EN2导通，类似于电源布线对地操作该位线对。具体地，关于时 间T3之后的操作，几乎没有电流输入到位线基准电压产生电路30和SA 基准电压产生电路60/几乎没有从基准电压产生电路30和SA基准电压 产生电路60的电流输出。因此，该时间期间的位线基准电压产生电路 30和SA基准电压产生电路60的电流驱动能力不需要很高。
在下面，将描述当用同样的方法控制第一控制信号SWC1和第二控 制信号SWC2时的DRAM l的刷新操作。这是除去图3的时序图中从时间 T2至时间T3的时间期间(在下文中称为"放电时期")的控制的情况。 在常规DRAM中，通过使用均衡电路产生预充电电压HVDD，使预充电 操作的速度提高。因此，在常规DRAM的刷新操作中，没有放电时期 的刷新操作是控制均衡电路的方法。图4是该情况的时序图。应当注意， 尽管在图4中，为了说明与本发明的差异而分开地图示了控制信号 SWC1和SWC2，实际上，优选该信号不被分开，且是一个控制信号。
在此情况下，在图3中，时间T10和T11时的操作与时间T0和T1时 操作的相同。然后，在时间T12，字控制信号WD和第三控制信号SE的 电平从高电平改变为低电平。这使选通晶体管GTr以及电源开关 VDD一SW和VSS一SW不导通。因此，从电源端断开高压侧电源布线SAP， 同时从接地端断开低压侧电源布线SAN。此外，在时间T12，预充电控 制信号PDL、第一控制信号SWC1以及第二控制信号SWC2从低电平改 变为高电平。这使位线均衡电路21和SA均衡电路50导通。因此，电源 布线对和位线对的电压集中于基本上相同的电压(在时间T13)。在此 情况下，电源布线对和位线对的电压略微地低于HVDD。此后，根据SA 基准电压产生电路60的电流驱动能力，电源布线对的电压变为预充电 电压HVDD-Va (在时间T14)。根据位线基准电压产生电路30的电流驱 动能力，该位线对的电压还变为预充电电压HVDD-Va，但是到该电压 达到H VDD-Va时需要花费很长时间。
这是因为在位线均衡电路21中插入了限流电阻器R。具体地，因为 限流电阻器R限制了位线基准电压产生电路30的电流驱动能力，使电荷 离开位线对需要花费很长时间。
如上所述，当为了使存储单元ll的电荷保持时间更长而使预充电
电压低于HVDD时，根据没有放电时期的常规控制方法，到该位线对的 电压变为预充电电压为止需要花费很长时间。另一方面，通过改变 NMOS晶体管Nl和NMOS晶体管N2和N3的控制时间，根据实施例l的 SA均衡电路50可以产生放电时期。具体地，在放电时间期间，可以使 电源布线对和位线对之间的电压差高达预充电电压两倍，其中预充电 电压的电压低于HVDD。此后，通过使SA均衡电路50和位线均衡电路 21导通，电源布线对和位线对的电压集中于低于HVDD的预充电电压 HVDD-Va。因为该集中之后电源布线对和位线对的电压与预充电电压 HVDD-Va基本相同，放电时期之后直到预充电操作完成的时间与常规 情况基本上相同。
应当注意，尽管根据本实施例的SA均衡电路50需要放电时期，但 是该放电时期远短于常规控制方法中位线对的电压集中于预充电电压 -Va的时间。这是因为，由于在SA均衡电路50中缺少限流电阻器R， SA 基准电压产生电路60可以使电荷迅速地远离高压侧电源布线SAP。因 此，根据本实施例，DRAM1可以使存储单元11的电荷保持时间更长以 及还可以利用低于HVDD的预充电电压HVDD-Va实现高速预充电操 作。具体地，可以实现可以以高速操作的DRAM，该DRAM在刷新操作 中具有较长间隔且在刷新操作中降低了功耗。
在上述实施例中，尽管在SA均衡电路50中没有插入限流电阻器R， 但是它可以被插入。但是，在此情况下，存在放电时期变得更长的问 题。另一方面，当在SA均衡电路50中不插入限流电阻器R时，在读出放 大器41被去激活的预充电操作开始之后的时间期间(在图3的时间T3之 后)，存在这样的效果，即，位线对的电压变化变得更快。这可以使
预充电操作的速度更高。 (实施例2)
在根据实施例1的DRAM1中，在仅仅从高压侧电源布线SAP取走 电荷的放电时间期间，相对于电荷移动存在失去平衡的状态。因此， 当SA基准电压产生电路60的输出电流驱动能力较低时，被取走的电荷 不能被吸收(或释放)，因此，导致了将所产生的预充电电压的电压 电平偏离的问题。当该刷新操作被重复地执行时，该问题变得更显著。 如果为了解决该问题而使SA基准电压产生电路60的输出晶体管尺寸变 得更大，那么产生了芯片尺寸变大的另一问题。
由此，在根据实施例2的DRAM2中，漏极晶体管DI^Tr被增加到 根据实施例1的DRAM1。图5是根据实施例2的DRAM2的电路图。在图 5中，与实施例l描述的相同元件具有相同的参考标记，其描述被省略。
在放电时间期间漏极晶体管DR一Tr导通，以及被SA均衡电路50的 NM0S晶体管N1从高压侧电源布线SAP取走的电荷被释放到地电压。漏 极晶体管DI^Tr是，例如，其导电类型与NMOS晶体管Nl相同的晶体管， 优选具有可与NM0S晶体管N1相比较的晶体管尺寸或电流驱动能力。 这可以使通过NM0S晶体管N1从高压侧电源布线SAP取走的电荷量与 通过漏极晶体管DI^Tr释放的电荷量基本上相同。
漏极晶体管DR一Tr被连接在用于连接SA均衡电路50到SA基准电 压产生电路60的布线和地电压之间。基于由控制电路71输出的漏极控 制信号DC来控制漏极晶体管DRJTr的导通。应当注意，控制电路71是 具有增加了输出漏极控制信号DC的功能的根据实施例1的控制电路70。
图6是根据实施例2的DRAM2的刷新操作的时序图。现在参考图6 描述DRAM 2的刷新操作。如图6所示，从刷新操作开始的时间TO至时 间T2， DRAM2的刷新操作基本上与DRAM l相同。在从时间T2至时间
T3的放电时间期间，漏极控制信号DC的电平是高电平。这使漏极晶体
管DR一Tr导通。由此，由NM0S晶体管N1从高压侧电源布线SAP取走的 电荷被漏极晶体管D R—T r释放到地电压。
如上所述，在根据实施例2的DRAM2中，在放电时间期间，通过 NM0S晶体管N1从高压侧电源布线SAP取走的电荷可以被漏极晶体管 DR—Tr释放。这消除了根据实施例2的SA基准电压产生电路60的电流驱 动能力的需要，该电流驱动能力用于通过NM0S晶体管N1释放从高压 侧电源布线SAP取走的电荷。具体地，不必使根据实施例2的SA基准电 压产生电路60的输出晶体管尺寸更大。因此，可以使根据实施例2的 DRAM2的芯片尺寸小于根据实施例1的DRAM l的芯片尺寸。
应当注意，当存在多个SA均衡电路50时，优选漏极晶体管的电流 驱动能力相当于多个SA均衡电路50的NMOS晶体管N1的电流驱动能力 的总和。这使得可以释放由NM0S晶体管N1带到地电压侧的电荷，而 没有过载和短路。
(实施例3)
图7是根据实施例3的DRAM 3的电路图。如图7所示，DRAM 3的 SA均衡电路51具有连接在第一布线(例如，高压侧电源布线SAP)和 地电压之间的第一晶体管(例如，NM0S晶体管N1)。应当注意，第 一控制信号SWC1被提供给NM0S晶体管N1的栅极。代替实施例1的SA 均衡电路50的NMOS晶体管N1，布置第四晶体管(NMOS晶体管N4)。 第二控制信号SWC2被提供给NMOS晶体管N4的栅极。应当注意，本实 施例中的第一 控制信号SWC1和第二控制信号SWC2由控制电路72产 生。换句话说，在第二控制信号被激活之前激活第一控制信号时，从 电源布线SAP至NM0S晶体管N1的源电压的放电路径被激活。
图8是根据实施例3的DRAM3的刷新操作的时序图。现在参考图8 描述DRAM3的刷新操作。如图8所示，在DRAM3的刷新操作过程中，
字控制信号WD、第三控制信号SE、预充电控制信号PDL以及第二控制 信号SWC2的操作与DRAM l的操作基本上相同。在从时间T2至时间T3 的放电时间期间，第一控制信号SWC1的电平是高电平，在其余时间期 间是低电平。
具体地，在DRAM3中，通过使放电时间期间的NM0S晶体管N1 导通，高压侧电源布线SAP的电荷被释放到地电压。这降低了高压侧电 源布线SAP的电压。在此之后，通过使NMOS晶体管N2至N4导通，高 压侧电源布线SAP的电压将与低压侧电源布线SAN的电压基本上相同。 此时获得的电压是由SA基准电压产生电路60产生的基准电压 HVDD-Va。
如上所述，在根据实施例3的DRAM3中，通过将NM0S晶体管N1 的源极连接到地电位，可以同时执行从高压侧电源布线SAP取走电荷并 释放该取走的电荷。在此情况下，根据实施例3的NM0S晶体管N1的源 极和漏极之间的电压高于根据实施例1的NM0S晶体管N1的源极和漏 极之间的电压。因此，当高压侧电源布线SAP中的电压降数量相同时， 根据实施例3的NMOS晶体管Nl可以在比根据实施例l的NMOS晶体管 N1更短的时间内降低高压侧电源布线SAP的电压。此外，通过使NMOS 晶体管N1的尺寸更大，以使晶体管的电流驱动能力更高，可以使从高 压侧电源布线SAP取走电荷需要的时间更短。
此外，尽管在实施例2中，用于提供控制信号DC到漏极晶体管 DR一Tr的布线是必需的，但是在实施例3中不需要该布线，以及仅仅需 要类似于实施例l的布线区。具体地，根据实施例3的DRAM3与根据实 施例2的DRAM2的情况相比较，可以减小布线区的面积。
应当注意，尽管在上述实施例中，已经描述了SA均衡电路，但是 也可以采用其中为一个NMOS晶体管Nl提供一组多个NMOS晶体管N2 至N4的结构。
应当注意本发明不局限于上述实施例，以及在本发明范围内，各 种改变和改进是可能的。尽管在上述实施例中，已经描述了保持高单 元电压的情况。本发明也可以被应用于使低单元电压的保持时间更长 的情况。在那种情况下，该控制可以该适当地改变。例如，预充电电 压可以被设为高于HVDD，以及在放电时间期间可以提高低压侧电源
布线SAN的电压。在此情况下，根据实施例3的漏极晶体管DR_Tr 和第一晶体管可以是具有被连接到电源电压的源极的PMOS晶体管。
权利要求
1.一种用于将第一布线和第二布线的电压设为基本上相同的均衡电路，包括第一电源线；第一晶体管，连接在第一布线和第一电源电路之间并具有接收第一控制信号的控制端；以及第二晶体管，连接在第一布线和第二布线之间并具有接收与第一控制信号不同的第二控制信号的控制端。
2. 根据权利要求l的均衡电路，其中该第一电源电路提供有由基准电压产生电路产生的基准电压；以及基于该基准电压，第一布线和第二布线的电压被设为基本上相同。
3. 根据权利要求2的均衡电路，还包括连接在第一电源电路和第 二布线之间的第三晶体管。
4. 根据权利要求2的均衡电路，其中所述第三晶体管具有等于第 一晶体管的电流驱动能力。
5. 根据权利要求3的均衡电路，其中，当相对于多个第一晶体管 设置第一晶体管时，第三晶体管具有与多个第一晶体管的电流驱动能 力的总和相等的电流驱动能力。
6. 根据权利要求2的均衡电路，其中该基准电压相对于提供给第 一布线和第二布线的电压的中点电压具有偏移。
7. 根据权利要求6的均衡电路，其中该基准电压低于提供给第一 布线和第二布线的电压的中点电压。
8. 根据权利要求2的均衡电路，其中该均衡电路还包括连接在基 准电压产生电路和第一晶体管之间的限流电阻器。
9. 根据权利要求l的均衡电路，其中该均衡电路被连接在易失性 半导体存储器件中的布线对之间。
10. 根据权利要求9的均衡电路，其中该易失性半导体存储器件包 括DRAM。
11. 根据权利要求l的均衡电路，其中该第一电源电路具有地电压 或电源电压。
12. —种将第一布线和第二布线的每一个处的电压均衡为由基准电压产生电路产生的基准电压的方法，包括通过激活从初始电压到等于或小于该基准电压的电压的放电路 径，将第一布线的电压从初始电压改变为该初始电压和基准电压之间 的中间电压，将第一布线的电压从中间电压设置为基准电压，以及 将第二布线的电压从初始电压设置为基准电压。
13. —种半导体存储器件，包括用于放大位线对之间的电位差的读出放大器；第一布线和第二布线，第一和第二布线之间的电压被提供给该读出放大器；以及用于将第一布线和第二布线的电位彼此均衡的均衡电路， 其中该均衡电路响应于第一控制信号和第二控制信号来均衡第一布线和第二布线的电位。
14. 根据权利要求13的半导体存储器件，其中该第一控制信号包 括用于在均衡开始之后的预定时期内将第一布线连接到预定电位线的 信号。
15. 根据权利要求13的半导体存储器件，其中该第二控制信号包 括用于在预定时期过去之后将第二布线连接到预定电位线的信号。
16. 根据权利要求14的半导体存储器件，其中该第一布线和第二布线的电位被均衡为与预定电位线的电位基本上相同。
17. 根据权利要求14的半导体存储器件，其中该预定电位低于提 供给读出放大器的第一布线和第二布线的电源电位的中点电位。
全文摘要
本发明涉及一种均衡电路及控制该均衡电路的方法。在常规均衡电路中，在用于设置其间具有预定电压差的布线对的电压相同的均衡操作中，使布线对的电压集中于相对于该均衡操作之后布线对的电压的中点电压具有偏移的电压需要花费很长时间。根据本发明的均衡电路，提供一种均衡电路(50)，将第一布线(SAP)和第二布线的电压(SAN)设为基本上相同，以及具有被连接在第一布线(SAP)和第一电源电路(例如，HVDD-Va)之间的第一晶体管(N1)和被连接在第一布线SAP和第二布线(SAN)之间的第二晶体管(N2)。均衡电路50使第一晶体管(N1)导通，然后使第二晶体管(N2)导通。
文档编号G11C7/06GK101174453SQ20071014686
公开日2008年5月7日 申请日期2007年8月24日 优先权日2006年8月24日
发明者广田卓哉, 柳田崇雄, 高桥弘行 申请人:恩益禧电子股份有限公司