专利名称：用于擦除内存器件的方法以及多级程序化内存器件的制作方法
技术领域：
本发明大致系关于内存器件，且尤其关于用于擦除以及程序化双 位内存器件的技术。
背景技术：
闪存是为一种电子内存媒体，其可在没有操作电力的状况下保有 其资料。闪存可在其有效的使用年限(对于典型的闪存器件而言，其使 用年限可达到一百万次的写入循环)期间被程序化、擦除以及再程序化。 闪存在一些消费者、商业以及其它应用领域中逐渐普及作为可靠、轻 巧以及便宜之非挥发性内存。由于电子器件愈来愈小，故而需要增加
可储存在诸如是闪存单元之集成电路内存胞(memory cell)上每单元面
积的资料量。
一种传统的闪存技术是基于使用可储存两个位资料之电荷捕获介 电质胞(charge trapping dielectric cell)的内存胞。近年来，非挥发性内存 设计者已设计出使用两个电荷储存区域来在单一 的氮化硅层中储存电 荷的内存电路。这种非挥发性内存器件是为人所熟知之双位快闪电子 可擦除且可程序化只读存储器(dual-bit Flash electrically erasable and programmable read-only memory; EEPROM)，其可从{立在力口州孙尼维尔 之史班逊公司(Spansion, Inc., Sunnyvale, California)所出产之商标 MIRRORBITTM产品取得。在这种设置中.可使用在氮化硅层的一侧上 之第一电荷储存区域来储存一个位，而可使用在相同之氮化硅层的另 一侧上之第二电荷储存区域来储存第二位。例如，左位以及右位可分 别储存在氮化硅层之物理上不同的区域(靠近每一 内存胞之左侧以及右 侧区域)中。和传统EEPROM胞比较，双位内存胞可在相同尺寸的内 存数组内储存两倍之多的信息。
这种双位内存胞可使用热电子注入(hot electron injection)技术来予 以程序化。图1为在信道热电子(Channel Hot Electron; CHE)注入程序化操作(programoperation)期间之传统双位内存胞50的剖视图。内存胞 50具有双位(位1，位2)架构，其系较传统EEPROM内存器件具有两倍
之多的储存容量。
内存胞50包括了氧化物-氮化物-氧化物(ONO)堆栈(stack)62至64、 以及配置在位在衬底54中之第一埋藏接面区域60和第二埋藏接面区 域61之间的栅极68。在如所示的实作中，衬底54为P型半导体衬底 54，其具有形成在衬底54内并与内存胞50自行对准的第一埋藏接面 区域60和第二埋藏接面区域61 。第一埋藏接面区域60和第二埋藏接 面区域61各由N+半导体材料而形成。第一绝缘层62、电荷储存层64 以及第二绝缘层66可使用氧化物-氮化物-氧化物(ONO)配置来加以实 施。在此情况下，可持有电荷的氮化物电荷储存层64是位在两个氧化 物绝缘层62、 66之间。第一绝缘层62是位在衬底54之上，二氧化硅 或氮化物电荷储存层64是位在第一绝缘层62之上，第二绝缘层66是 位在电荷储存层64之上，以及多晶硅控制栅极68是位在第二绝缘层 66之上。为了制造出可操作的内存器件，第一硅化金属接点(contact)(未 显示)可配置在衬底54上，而控制栅极68则可由第二硅化金属接点(未 显示)来加以覆盖。
内存胞50可储存两个资料位由圈代表的左位(位1)，以及由圈 代表的右位(位2)。实际上，内存胞50 —般是对称的，因此第一埋藏 接面区域60以及第二埋藏接面区域61是可相互交换的。在这一方面， 第一埋藏接面区域60对于右位(位2)而言可作为源极区域，而第二埋 藏接面区域61对于右位(位2)而言可作为汲极区域。相反地，第二埋 藏接面区域61对于左位(位l)而言可作为源极区域，而第一埋藏接面 区域60对于左位(位2)而言可作为汲极区域。阈值电压存在于控制栅 极66和衬底54之间，以避免在器件运作期间的泄漏(leakage)。
如图1所示，示范的程序化程序(有时称之为信道热电子(CHE)注 入)可用以对镜像位胞50之电荷储存层64之位2进行程序化。在这示 范实作中，内存胞50的位2可通过在中性电压下(例如，大约零伏特) 使源极60接地或浮接、施加相当高之电压到汲极61(例如施加3.5伏特 到5.5伏特之间之电压到汲极61)、以及施加相当高的电压(例如，7到 10伏特之间)到栅极68而被程序化。将汲极61设定在较源极60为相当高的电压产生了可将电子从源极60到汲极61加速的横向场(lateral fidd)。将栅极68设定在相当高的电压设立了强的垂直电场。当电子在 靠近汲极区域61获得足够的能量时，强的垂直场将横越隧道氧化物层 62的电子拉入氮化物电荷储存层64的位2内。然后这些电子被捕获于 电荷储存层64中(例如电荷被捕获在氮化物(绝缘体)内并无法移动)。在 靠近汲极61区(位2处)没有区域性电荷可解释成为逻辑l(logical one)， 而在靠近汲极61区(位2处)存在有区域性电荷可解释成为逻辑O(logical zero)(反之亦然)。应了解到在下列的例子中，埋藏接面区域60、 61可 称之为源极60以及汲极61，若是将在埋藏接面区域60、 61之偏压(bias voltage)以相对的方式交换，埋藏接面区域60、 61亦可分别作用为汲极 以及源极。这可让电荷被储存(或不被储存)在电荷储存层64之另一侧 的位1处。
如上所述，内存胞可以储存两个位(位l、位2)。当电荷储存层64 之右侧的电荷储存区域(在此之后称为"程序化胞(programmed cell)"或 "正常位2(normal bit 2)")被程序化以储存一些电子且在左侧的电荷储 存区域是未被程序化的(在此之后称为"未程序化胞(unprogrammed cell)"或"附赠位1 (complimentary bit l)")时，附赠位1的阈值电压(V丁) 可被扰动(disturb)。当正常位2被程序化时，即使附赠位l尚未被程序 化(例如，没有储存电子)，附赠位1之阈值电压(VT)仍会被提高或增加。 换句话说，在附赠位1的阈值电压(VT)会有些变动(例如，稍微增加)， 因为正常位2己被程序化。这种现象有时称之为"附赠位1扰动"。这 种扰动可限制在正常位2和附赠位1之间的阈值电压(VT)窗 (window)(例如，到大约2伏特)，并且不能进一步予以增加。
附赠位1扰动有效地限制了在程序化胞(例如，正常位2)以及未程 序化胞(例如，未程序化附赠位l)之间的Vt差或"窗"到大約2伏特。此 外，程序化正常位到甚至更高的VT阶将仅导致更高的附赠位Vt，并 且无法在此两个位之间进一步增加Vt差。此附赠位扰动使得实行可在 多个不同的阶被程序化的多级胞变得困难或成为不可能。因此会希望 能消除这些问题。
图2为传统双位内存胞50在带间(band-to-band)信道热空孔 (channel hot hole; CHH)擦除操作期间的结构剖视图。为了擦除内存胞50的位2，中间的正偏压(例如，在4到7伏特之间)可施加至汲极61 ， 源极60可处于接地或浮接，并且相当高的负偏压(例如，在-5到-9伏 特之间)可施加至栅极68。以此种方式偏压栅极68和汲极61造成了从 汲极61区朝向栅极68的带间空孔产生及注入。该空孔再结合(例如， 中和)被捕获在位于靠近汲极61之电荷储存区域64之部份中之位2处 的电子。此则有效地擦除了位2。同样地，位1可通过将施加至汲极61 和源极60的偏压予以交换而被擦除(例如，中间的正电压(例如，在4到 7伏特之间)可施加至源极60，汲极61可处于接地或浮接，并且相当高 的负偏压(例如，在-5到-9伏特之间)可施加至栅极68)。以此种方式来 偏压栅极68和源极60造成了从源极60区朝向栅极68的带间空孔产 生或注入。该空孔再结合(例如，中和)被捕获在位于靠近源极60之电 荷储存区域64之部份中之位1处的电子。此则有效地擦除了位1 。
纵然有这些优点，仍然需要提供将用于擦除及/或程序化双位内 存胞的改良技术。此外，本发明其它的特征以及特性将从本发明下列 的详细说明和申请专利范围，连同所伴随着的图式和本发明的先前技 术而变得更明显。
发明内容
提供用于擦除和程序化内存的技术。
根据一实施例，提供的技术是用于擦除内存，该内存包含第一电 荷储存区域，通过隔离区域而与第二电荷储存区域隔开。电子是由至 少一个之电荷储存区域中以隧穿方式穿出而进入到衬底中，以擦除该 至少一个电荷储存区域。电荷储存区域可物理上且电气上与隔离区域 分离。
根据另一实施例，提供用于在多种不同阶或状态下对单一电荷储 存区域进行程序化之技术。
本发明将在以下配合着下列的图式来加以说明，其中相似的组件 符号代表相似的胞(cell)，且其中
图1系在信道热电子(Channel Hot Electron; CHE)注入程序化操作(programming operation)期间之传统双位内存胞的剖视图2系在带间(band-to-band)信道热空？L(channel hot hole; CHH)擦
除操作期间之传统双位内存胞的结构的剖视图3系根据本发明之示范实施例之双位内存胞之一部份的剖视图； 图4系复数个双位内存胞设置在内存胞数组中的简化图式；以及 图5系根据本发明之示范实施例之显示富勒-诺得汉(FN)擦除操作
之双位内存胞之部份的剖视图。
具体实施例方式
本发明之下列详细说明的本质仅为示范，其并不在于限制本发明、 或是本发明的运用以及使用。此外，并没有通过前述本发明所述之先 前技术或是本发明下列的详细说明来加以限制的企图。
图3系为根据本发明之示范实施例之双位内存胞150之一部份的 剖视图。镜像位(mirror bit)内存胞150包括了衬底154，该衬底154具 有形成在衬底154内并与内存器件150自行对准的第一埋藏接面区域 160及第二埋藏接面区域161;设置在衬底154之上的第一绝缘层162; 一对电荷储存层164A、 164B，各设置在第一绝缘层162之上；设置在 电荷储存区域164A、 164B之间的绝缘区域170;设置在电荷储存区域 164A、 164B和绝缘区域170之上的第二绝缘层166;以及设置在第二 绝缘层166之上的控制栅极168。第一硅化金属接点(未显示)可设置在 衬底154上，而该控制栅极166可由第二硅化金属接点(未显示)来加以復盖。
电荷储存区域164A、 164B是设置在，例如，第一绝缘层162和 第二绝缘层164之间。电荷储存区域164A、 164B是通过设置在电荷 储存区域164A、 164B之间的绝缘区域170而物理上且电气上分离。 在一实作中，控制栅极168可包括了多晶硅，电荷储存区域164A、 164B 可包括了富含硅的氮化物(silicon-rich nitride)、多晶硅、或是其它等效 的电荷捕获材料，而该绝缘区域170可包括，例如，氧化物。因此， 在衬底154和控制栅极168之间的介电质堆栈可包括，例如，富含氧 化硅的氮化物-氧化物(ORO)堆栈、氧化物-多晶硅-氧化物(OPO)堆栈、 或是富含氧化硅之氮化物-多晶硅-富含硅的氮化物-氧化物(ORPRO)堆栈等。
经由绝缘区域170将电荷储存区域164A、 164B物理分离可使在 程序化胞(例如，在电荷储存区域164B的正常位2)以及未程序化胞(例 如，在电荷储存区域164A之未程序化附赠位l)之间的阈值电压(Vi) 窗得以扩大或是增加。这可使附赠位1扰乱问题大大地减少并实际上 消失。例如，与图1的内存胞结构50对比，图3的内存胞结构150可 使在程序化胞(例如，正常位2)以及未程序化胞(例如，未程序化附赠位 l)之间的阈值电压(VT)窗得以增加到大约4.5伏或更多。
因为附赠位1扰动已不再是图3之内存胞架构150中的问题，内 存胞150可在多个阶被程序化。换句话说，内存胞150是一种多级胞 (multi-level cell; MLC)。在程序化胞(例如，正常位2)以及未程序化胞(例 如，未程序化附赠位1)之间的阈值电压(VT)窗愈大，则可让中间状态得 以存在。例如，当程序化胞(例如，正常位2)被程序化至达到5伏特时， Vt未程序化胞(例如，未程序化附赠位l)将维持在非常接近零伏特。因 此，某个记忆胞亦可在不同的阶处被程序化，例如，到2伏特、3伏特、 4伏特或是5伏特。这些不同的阶使得不同的状态得以储存在每一个电 荷储存区域中。例如，Vt窗愈大，可让两个位得以储存在正常位2处， 而另两个位则可储存在附赠位1处，如此四个位可储存在单一的内存 胞150内。虽然单一的双位内存胞150显示在图3，应了解到任何适当 数量的双位内存胞150可用来形成内存数组，如下参考图4所作的说 明。
图4是依据传统数组架构200设置之复数个双位内存胞的简化图 式(实际的数组架构可包含数千个双位内存胞50)。
数组架构200包含了一些如上述之形成在半导体衬底内的埋藏位 线。图4描述了三条埋藏位线(组件符号202、 204和206)，每一条可 作用为在数组架构200内的内存胞的汲极或源极。数组架构200亦包 含了一些字符线，其用来控制内存胞的栅极电压。图4描述了四条字 符线(组件符号208、 210、 212和214)，其一般和位线形成交叉图案。 虽然未在图3中显示，电荷储存层，诸如是ORO或OPO堆栈，是位 在位线和字符线之间。图4中的虚线代表在数组架构200内双位内存 胞的其中两个第一胞216和第二胞218。需注意的是，位线204是由第一胞216和第二胞218所共享。数组架构200是为人所熟知的虚拟 接地架构(ground architecture),因为接地电位(ground potential)可被施加 在任何选定的位线，且不需要任何具有固定接地电位的位线。
用于数组架构200的控制逻辑以及电路(未显示)在传统闪存操作 (诸如是程序化、读取、擦除、以及软程序化)期间，控制内存胞的选择、 施加电压至字符线208、 210、 212、 214、以及施加电压至位线202、 204、 206。使用位线接点(未显示)来传送电压到位线202、 204、 206。 图4显示了三条导电金属线(组件符号220、 222和224)，以及三个位 线接点(组件符号226、 228和230)。对给定的位线而言，因为位线的 电阻相当高，所以位线接点是每十六条字符线才被使用一次。 FN擦除操作
图5是根据本发明之示范实施例之显示富勒-诺得汉 (Fowler-Nordheim; FN)擦除操作之双位内存胞150的部份的剖视图。
为能进行FN擦除操作，胞150之电荷储存区域164A、 164B包括 了富含硅的氮化物或是相似的材料(例如，多晶硅)。根据FN擦除操作 的一实施例，强的垂直场可透过堆栈通过将衬底154接地、浮接(float) 源极160和汲极161、及然后施加高的负电压到控制栅极168设立。根 据另一种实施例，强的垂直场可通过在栅极168处施加相对高的负偏 压(例如，-8至U-IO伏特)及施加正偏压到衬底154而产生。
当强的垂直场设立时，捕获在电荷储存区域164A、 164B的电子 会被射出或被推出电荷储存区域164A、 164B外而进入到衬底154中， 使得内存胞150得以被擦除。使用诸如富含硅的氮化物之材料可使得 FN擦除操作得以进行，因为电子在这些材料中具有较大的移动性，因 为这些电子具有较低的电荷捕获密度(在和其中电子为固定且较不移动 的材料(例如氮化物)相比)。具体而言，使用诸如是富含硅的氮化物之 材料来建构电荷储存区域164A、 164B使得将电荷推出电荷储存区域 164A、 164B外更为容易。企图将相同的FN擦除操作施用于实行诸如 是氮化物电荷储存区域之内存胞，是无法成功的，因为电子无法由氮 化物电荷储存区域中推出。
虽然至少一示范实施例已在本发明的前述详细说明中予以呈现， 但应体会到仍然存在着许多变化。亦应了解到示范实施例仅是范例，其并不在于以任何方式来限制本发明之范畴、运用或是配置。相反地， 前述的详细说明将提供那些在本领域中具有通常知识者用来实作本发 明示范实施例的一种方便的指示；应可明白的是在不脱离由附加的申 请专利范围以及其法定的均等物所界定的本发明的范畴下，对于在示 范实施例中所载胞的功能以及设置仍可有许多的变化。
权利要求
1、一种方法，包括提供内存(150)，该内存(150)包括第一电荷储存区域(164A)，该第一电荷储存区域(164A)通过隔离区域(170)而与第二电荷储存区域(164B)隔开；以及使电子以富勒-诺得汉(FN)隧穿方式穿出至少一个电荷储存区域(164A、164B)进入到衬底(154)中，以擦除该至少一个电荷储存区域。
2、 如权利要求1所述的方法，其中，该内存(150)进一步包括衬底(154) 以及栅极，并且其中，富勒-诺得汉(FN)隧穿方式包括将该衬底C154)接地；对该栅极施加电压，以将电子从该至少一个电荷储存区域(164A、 164B)推出而进入到该衬底(154)中。
3、 如权利要求1所述的方法，其中，该电荷储存区域(164A、 164B)包括富含硅的氮化物和多晶硅中的至少一者。
4、 如权利要求1所述的方法，其中，该电荷储存区域(164A、 164B) 是通过设置在该电荷储存区域(164A、 164B)之间的该隔离区域(170)而物理上且电气上分离。
5、 一种半导体器件，包括 衬底(154);隔离区域(170);第一电荷储存区域(164A)，包括富含硅的氮化物，其中，该第一电 荷储存区域(164A)被配置成储存第一位以及第二位；第二电荷储存区域(164B)，包括富含硅的氮化物，其中，该第二电 荷储存区域(164B)是通过该隔离区域(170)而与该第一电荷储存区域 (164A)隔开，其中，该第一电荷储存区域(164A)被配置成储存第一附赠 位1以及第二附赠位1，其中，该隔离区域(170)被配置成在当该第一和第二位分别被程序化时，防止该第一和第二附赠位1的第二阈值电 压的扰动。
6、 如权利要求5所述的半导体器件，其中，该第一电荷储存区域(164A) 可在多种状态下进行程序化，且其第一阈值电压Vt是在0和5伏特之 间，而该第二电荷储存区域(164B)的该第二阈值电压Vt維持在大約0 伏特。
7、 一种半导体器件，包括衬底(154); 隔离区域(170);第一电荷储存区域(164A)，包括多晶硅；第二电荷储存区域(164B)，包括多晶硅，其中，该第二电荷储存区 域(164B)是通过该隔离区域(170)而与该第一电荷储存区域(164A)隔 开；以及栅极(16S)，其中，通过将该衬底(154)接地并施加电压到该栅极(168)以从至少 一个电荷储存区域(164A、 164B)注入电子到该衬底(154)中，该至少一 个电荷储存区域(164A、 164B)被配置成从该至少一个电荷储存区域 (164A、 164B)注入电子到该衬底(154)中来擦除该至少一个电荷储存区 域(164A、 164B)。
8、 如权利要求7所述的半导体器件，其中，该电荷储存区域(164A、 164B)是通过设置在该电荷储存区域之间的该隔离区域(170)而物理上且电气上分离。
9、 一种半导体器件，包括 衬底(154); 隔离区域(170);第一电荷储存区域(164A)，包括富含硅的氮化物，其中，该第一 电荷储存区域G64A)被配置成储存第一位以及第二位；第二电荷储存区域(164B)，包括富含硅的氮化物，其中，该第二电荷储存区域(164B)是通过该隔离区域(170)而与该第一电荷储存区域 (164A)隔开，其中，该第一电荷储存区域(164A)被配置成储存第一附赠 位1以及第二附赠位1，其中，该隔离区域(170)是配置成在当该第一 和第二位分别被程序化时，防止该第一和第二附赠位1的第二阈值电 压的扰动。
10、如权利要求9所述的半导体器件，其中，该电荷储存区域(164A、 164B)是通过设置在该电荷储存区域(164A、 164B)之间的该隔离区域 (170)而物理上且电气上分离，其中，在该第一电荷储存区域(164A)和 该第二电荷储存区域(164B)之间的阈值电压Vt窗是大約4.5伏特或更 多，且其中，该第一电荷储存区域(164A)可在多个状态下程序化，而 该第一阈值电压Vt在0和5伏特之间，而在该第二电荷储存区域(164B) 的该第二阈值电压Vt維持于大約0伏特。
全文摘要
一种内存(150)，包含第一电荷储存区域(164A)，其系通过隔离区域(170)而与第二电荷储存区域(164B)隔开。提供用于擦除内存(150)的技术，其中，电子以富勒-诺得汉(Fowler-Nordheim；FN)隧穿方式穿出至少一个之电荷储存区域(164A)、(164B)而进入衬底(154)内，以擦除内存(150)的至少一个电荷储存区域。提供其它的技术，用于在多种不同阶(level)或状态下程序化单一的电荷储存区域。
文档编号G11C11/56GK101438351SQ200780016294
公开日2009年5月20日 申请日期2007年4月5日 优先权日2006年4月6日
发明者M·丁, W·张 申请人:斯班逊有限公司