一种使用延迟矩阵的宽带多相输出延迟锁定环电路的制作方法

专利名称：一种使用延迟矩阵的宽带多相输出延迟锁定环电路的制作方法
技术领域：
本发明的实施例关于在存储媒体中使用的延迟电路。更具体地，本发明 的实施例涉及一种包括延迟矩阵的宽带多相输出延迟锁定环电路。
背景技术：
随着半导体工业和材料工程的发展，光存储媒体已经用于存储高容量数 据。当前，CD和DVD技术包括标准的光存储媒体格式，可以分别存储650MB 和4.7GB的数据。下一代存储々某体，例如，Blu-ray盘，使用波长405nrn的 激光在类似于CD大小中可存储大约25GB容量的数据。Blu-ray盘在现有的 光存储々某体中具有最大的存储容量，和速度为66Mb/s的最小读写速度。因此， 也需要执行这种盘高速读写操作的电路。不同的数据输入输出速度依赖于当 数据从盘中读取时盘的位置半径。此外， 一致的读/写操作必须在全部频域内 支持使得宽带延迟锁定环(DLL)电路的使用是必需的。在一个典型的12倍 速blue-ray盘中，盘的盘边显著变宽，DLL电路需要的频域为60MHz到 800MHz。现有的DLL电路设计不符合这一频域。此外，DLL电路使用的时 钟信号必须适用于40种不同相位以生成用于所有频域的写操作信号。
在高速下生成的不同相位的限制是相关的小延迟余量。当生成被相同延 迟分离的N个相位时， 一个时钟周期T的一个延迟余量应为T/N,且延迟间 的误差应小于T/2N。例如，如果在一个12倍速blue-ray盘中生成20相位， 最高频率设为792MHz,延迟间的误差小于31ps。尽管如此，生成多个相位 限制了高速电路#:作。换句话说，当N个相位生成时，延迟阶段的数量应为 一分钟N或N/2个。因此，最大锁定频率依赖于延迟阶段的数量
发明内容
本发明的示范性实施例是一种宽带多相输出延迟锁定环(DLL)电路，
其可在宽范围频域内操作并生成不同相位。在一个示范性实施例中，延迟锁
定环(DLL)电路包括延迟矩阵、内插器、检相器、电荷泵，以及偏压控
内插器连接到延迟矩阵上，被配置以接收时钟信号，在相应于Td/M的等间 隔相位差生成M个输出信号，其中Td是伴随延迟单元的延迟时间。内插器 为延迟矩阵提供输出信号。检相器^L配置以接收所述M个延迟链中的第一个 延迟链的N个延迟单元中的第一个和最后一个延迟单元的输出信号。检相器 检测所述第一延迟单元的输出信号和所述第二延迟单元的输出信号的相位 差。电荷泵连接到检相器并被配置以生成控制电压以响应检相器的输出信号。 偏压控制电路布置在电荷泵与延迟矩阵之间。偏压控制电路接收控制电压并 生成偏压以控制延迟矩阵的延迟单元。


图l是根据本发明一个实施例的宽带多相输出延迟锁定环(DLL)电路 的方框图2进一步在细节上说明图1中的延迟矩阵、内插器以及复制延迟单元； 图3和图4说明由于延迟单元生成的相位误差如何在延迟矩阵中使用的
电阻网络中被平均；
图5是图2中说明的内插器的单位单元的详细电路图6是图2中说明的延迟单元的详细电路图7是提供给延迟单元的偏压的波形图8是图1中说明的偏压控制电路中偏压控制电路的方框图9是图8中说明的第一偏压电路的详细电路图IO是说明图8中第二和第三偏压电路的详细电路图11说明由图2中的延迟矩阵中的电阻平均后的相位误差；以及
图12是显示了延迟根据图6中的延迟单元中的控制电压VCTRL的变化
而变化的曲线图。
具体实施方式
下面本发明将结合相关附图进一 步充分说明，附图中显示了本发明优选 实施例。然而，本发明可以以多种不同的形式嵌入，而不仅局限于此处列举 的实施例。尤其是，提供这些实施例使得本发明完全彻底地公开，向本领域 技术人员充分传达了本发明的范围。在附图中，相同的数字始终表示相同的 部件。
图1是包括延迟矩阵11、内插器12、緩冲器13、检相器14、电荷泵15、 偏压控制电路16以及复制延迟单元17的宽带多相输出延迟锁定环(DLL) 电路的方框图。时钟信号CLK提供给内插器12和复制(replica)延迟单元 17。图2进一步详细说明延迟矩阵11、内插器12以及复制延迟单元17。延 迟矩阵11由M个由N个延迟单元21串联定义的延迟链形成。图1和图2说 明带有5个延迟链(M:5)、 8个延迟单元(N=8)的延迟矩阵11，其生成41 个输出信号①0到040。延迟链通过电阻网络连接，电阻网络由多个具有例 如约等于1千欧姆电阻值的电阻器R组成。
延迟链包括布置在所述第一延迟单元的前端的哑元(dummy)单元23 和布置在所述最后的延迟单元的尾部的哑元单元25。附加哑元延迟单元23 以平均由于内插器12不完全输出引起的相位误差，附加哑元延迟单元25以 符合输出负载。内插器12接收时钟信号CLK以生成M个相应于Td/M的具 有相同间隔相位差的输出信号，其中Td是延迟单元21的延迟时间。内插器 12随后将输出信号提供给延迟矩阵11。当M为5的情况下，如图2所示， 内插器12生成5个从+OTd到+0.8Td具有相同间隔相位差0.2Td的输出信号， 并将输出信号提供给延迟矩阵11的5个延迟链。
所述緩冲器13緩冲延迟矩阵11输出的信号00到040,并输出第一延 迟单元的输出信号00和(D40给检相器14。检相器l4被配置以检测输出信 号00和040的相位差。输出信号040相对于输出信号00延迟一个周期。 电荷泵15响应检相器14的输出信号并生成控制电压VCTRL。偏压控制电路 16接收控制电压VCTRL并生成偏压以在宽范围频率内操作延迟单元21。如 图2所示，复制延迟单元17包括第一到第四复制延迟单元17a到17d,其通 过复制延迟矩阵11的延迟单元21形成。第一复制延迟单元17a接收时钟信 号CLK并输出信号A给第二复制延迟单元17b,第二复制延迟单元17b输出 信号B给内插器12。第三复制延迟单元17c接收间隔信号/CLK并输出间隔 信号/A给第四复制延迟单元17d，第四复制延迟单元17d输出间隔信号/B给内插器12。复制延迟单元17a到17d的输出信号A、 B、 /A以及/B作为控制 信号控制内插器12。延迟矩阵11减少了水平连接的延迟单元21的数量，同 时也被设置以用于改变操作延迟时间以适应宽范围频率。
图3和图4说明了由于延迟单元生成的相位误差如4可在延迟矩阵11中 使用的电阻网络中被平均。当没有相位误差存在时，如图3所示，当一个信 号改变时，形成一个均匀分布的电压级。即，延迟单元21的输出电压可能和 由电阻R生成的节点电压级具有相同的级。由于没有相位误差，附加的电荷 不通过电阻R,电阻网络不作用于延迟矩阵11。当一个相位误差由于不匹配 而产生时，如图4所示，延迟单元21的输出电压级可能与由电阻R生成的节 点电压级相比具有不同的级。在这种情况下，附加电流(通过箭头显示)流 经电阻R,相位误差被平均化了。
图5是图2中说明的内插器12的单位单元的详细电路图。内插器12的 单位单元包括第一电流反射镜(current mirror) 51、第二电流反射镜52、第 一差分输入单元53、第二差分输入单元54、第三电流反射镜55以及缓冲器 56。第一电流反射镜51包括PMOS晶体管P51和P52、第二电流反射镜52 包括PMOS晶体管P53和P54。第一差分输入单元53通过PMOS晶体管P52 连接到第一电流反射镜51，通过PMOS晶体管P54连接到第二电流反射镜 52。第一差分输入单元53包括NMOS晶体管N51、 N52以及N53,由偏压 VBIAS控制。第一差分输入单元53接收第一复制延迟单元17a的输出信号 1A以及第三复制延迟单元17c的输出信号/A。
第二差分输入单元54包括NMOS晶体管N54、N55以及N56，通过PMOS 晶体管P52连接到第一电流反射镜51,通过PMOS晶体管P54连接到第二电 流反射镜52。第二差分输入单元54由偏压VBIAS控制，接收第二复制延迟 单元17b的输出信号B以及第四复制延迟单元17d的输出信号/B。第三电流 反射镜55包括NMOS晶体管N57和N58,通过PMOS晶体管P51连接到第 一电流反射镜51，通过PMOS晶体管P53连接到第二电流反射镜52。緩冲 器56包括连接到第二电流反射镜52以及第三电流反射镜55的接触点的输 入，并提供输出信号CLKD。
图6是图2中说明的延迟单元21的详细电路图，图7是供应给延迟单 元21的偏压VCP、 VCN、 VP1、 VP2、 VN1以及VN2的波形图。首先参见 图6，延迟单元21包括与第二电流驱动式逆变器(current-starved inverter) 63串联的第一电流驱动式逆变器61。第一电流驱动式逆变器61接收第一偏压 到第六偏压VCP、 VCN、 VP1、 VP2、 VN1以及VN2,并反转输入信号IN 输出反转信号。第二电流驱动式逆变器63响应第一偏压到第六偏压VCP、 VCN、 VP1、 VP2、 VN1以及VN2，反转第一电流驱动式逆变器61的输出信 号并输出反转信号。
第一电流驱动式逆变器61和第二电流驱动式逆变器63分别包括在电压 源VDD和输出OUT之间串联的第一 PMOS开关晶体管P61和PMOS输入 晶体管P62,以及在输出OUT和接地电压源VSS之间串联的NMOS输入晶 体管N61和第一 NMOS开关晶体管N62。第一电流驱动式逆变器61还包括 布置在电压源VDD和输出OUT之间的串联的第一PMOS电容器PC1和第二 PMOS开关晶体管P63,以及串联的第二 PMOS电容器PC2和第三PMOS开 关晶体管P64。第二电流驱动式逆变器63包括布置在输出OUT和接地电压 源VSS之间的串联的第二 NMOS开关晶体管N63和第一NMOS电容器NC1 。 第三NMOS开关晶体管N64与第二 NMOS电容器NC2串联，布置在输出 OUT和接地电压源VSS之间。
输入信号IN提供给PMOS输入晶体管P62和NMOS输入晶体管N61 的栅极。第一偏压VCP提供给第一PMOS开关晶体管P61的栅极，第二偏 压VCN提供给第一NMOS开关晶体管N62的栅极。第三和第四偏压VP1和 VP2提供给第二 PMOS晶体管P63和第三PMOS开关晶体管P64的栅极。第 五偏压和第六偏压VN1和VN2提供给第二开关晶体管N63和第三NMOS开 关晶体管N64。尤其是，第一电流驱动式逆变器61和第二电流驱动式逆变器 63可以通过两种扩大延迟改变的方法进行控制。第一种方法通过改变第一偏 压和第二偏压VCP和VCN来控制电流。第二种方法通过改变第三偏压到第 六偏压VP1、 VP2、 VN1以及VN2来控制并行连接的电容器PC1、 PC2、 NCI 和NC2的电容量。
如图7的波形图所示，控制电流的第二偏压VCN的最小电压值固定在 阈值电压Vtp,并且第二偏压VCN随着控制电压VCTRL的增长而成比例增 长。即使控制电压VCTRL具有非常低的电压值(当如图1所示的DLL电路 在非常低的操作频率下操作时)，最小电压被固定在阔值电压Vtp以防止延迟 单元21被完全阻塞。控制电流的第一偏压VCP的最大电压值被固定在阈值 电压VDD-Vtp,并且第一偏压VCP随着控制电压VCTRL的增长而成比例减小。此外，第三偏压和第四偏压VP1和VP2随着控制电压VCTRL的增长摆 幅从接地电压级VSS变到电压级VDD。相反，第五偏压和第六偏压VN1和 VN2随着控制电压VCTRL的增长摆幅从电压级VDD变到接地电压级VSS。 在这种方式下，当控制电压VCTRL为高时，第三偏压到第六偏压VP1、 VP2、 VN1以及VN2摆动以关闭开关晶体管P63、 P64、 N63以及N64,因此，延 迟单元21具有最小延迟以在高频下操作。
为了连续改变延迟单元21的延迟，当控制电压VCTRL减小时，第三偏 压到第六偏压VP1、 VP2、 VN1以及VN2被控制以提高第一电流驱动式逆变 器61和第三电流驱动式逆变器63的输出点OUT的负载电容。相反，当控制 电压VCTRL增加时，第三偏压到第六偏压VP 1 、 VP2、 VN1以及VN2被控 制以减少第一电流驱动式逆变器61和第三电流驱动式逆变器63的输出点 OUT的负载电容。
图8是图1中说明的偏压控制电路16的方框图。偏压控制电路16生 成提供给延迟单元21的偏压VCP、 VCN、 VP1、 VP2、 VN1以及VN2。偏 压控制电路16包括第一偏压电路81、第二偏压电路82以及第三偏压电路83。 第一偏压电路81接收输出自电荷泵15的控制电压VCTRL以生成第一偏压 和第二偏压VCP和VCN。第二偏压电路82接收控制电压VCTRL以生成第 三偏压和第五偏压VP1和VN1。第三偏压电路83 4妄收控制电压VCTRL以 生成第四偏压和第六偏压VP2和VN2。
图9是图8中说明的第一偏压电路81的详细电路图。第一偏压电路81 包括放大器91和緩沖电路93。緩沖电路93緩冲放大器91的输出以生成第 一偏压和第二偏压VCP和VCN。；故大器91是具有单一增益的通用轨到轨 (rail-to-rail)运算放大器，并且包括PMOS晶体管P90到P99和NMOS晶 体管N90到N97。尤其是，放大器91包括连接在输出节点NO和下拉晶体管 N96和N97之间的被形成二极管的PMOS晶体管P99。放大器91中的被形 成二极管的PMOS晶体管P99将第二偏压VCN的最小值固定在阈值电压级 Vtp，并且将第一偏压VCP的最大值固定在阈值电压级VDD-Vtp (如图7的 波形图所示)。緩冲电路93是一个通用的緩冲电路，包括PMOS晶体管P80 到P83以及NMOS晶体管N80到N83。
图IO是说明图8中第二偏压电路82和第三偏压电3各83的详细电路图。 第二偏压电^各82和第三偏压电路83分別包括两个全幅逆变器101和103。第一全幅逆变器101接收控制电压，生成第三偏压VPl(或者第四偏压VP2 ), 如图7的波形图所示，随着控制电压VCTRL的增加，摆幅/人接地电压级VSS 到电压级VDD。第一全幅逆变器101包括PMOS晶体管P101到P104,以及 NMOS晶体管N101到N104。第二全幅逆变器103连接到第一全幅逆变器101, 并生成第五偏压VN1 (或者第六偏压VN2),如图7的波形图所示，其中第 五偏压VN1根据控制电压VCTRL的增加摆幅从电压级VDD到接地电压级 VSS。第二全幅逆变器103包括PMOS晶体管P105到P108,以及NMOS晶 体管N105到N雨。
图11是相位误差被电阻R平均的图形表示，包括电阻R不存在、电阻 R为4K欧姆、1K欧姆以及200K欧姆的情况。当由于晶体管之间的不匹配 产生相位误差时，其可能发生在芯片制作过程中，在40个相位中的第22个 相位022,对于没有R、 4K、 1K以及200K的情况下显示延迟误差。尤其是， 当延迟矩阵11中没有电阻的情况下，即当电阻值是无穷大的情况下，在第 22个相位<D22生成的相位误差直接传播到第27个相位027,通过一个相位 误差，可能在不同的相位中生成误差。相反，当电阻R连接到延迟矩阵11, 生成的相位误差被邻近的相位平均，因此，相位误差减小了。
图12显示了延迟根据控制电压VCTRL的变化而变化。当控制电压 VCTRL减少时，延迟单元21的延迟增加，工作频率降低。当控制电压VCTRL 增加，延迟单元21的延迟减少，工作频率升高。'当控制电压VCTRL由0.3 伏改变到1.0伏，延迟单元21在频率40MHz到800MHz工作。
不同于传统的延迟单元串联的电压控制延迟线，DLL电路使用插入电阻 网络的延迟矩阵，减少了串联的延迟单元的数量，输出多种相位，最小化由 电阻网络延迟的间隔误差(相位误差)。此外，延迟单元中的电流可以被控制， 因此，延迟矩阵中的延迟单元在宽范围频率内操作，延迟单元中并联的电容 器的负载电容值也可以被控制。在这种方式下，DLL电路可以在近似40MHz 到800MHz的频率范围内操作，并且能够生成多种相位以支持例如12倍速 blue-ray盘的高速光存J渚系统。
虽然本发明参考附图中说明的具体实施例进行描述，但并不局限于此。 在不背离本发明的范围和精神的情况下，各种替换、修改和改变对于本领域
技术人员来说是显而易见的。
权利要求
1、一延迟锁定环(DLL)电路，包括延迟矩阵，由包括串联的N个延迟单元的M个延迟链组成；内插器，连接到所述延迟矩阵上，被配置以接收时钟信号，并以与Td/M对应的等间隔相位差生成M个输出信号，其中Td是与所述延迟单元相关的延迟时间，所述内插器为延迟矩阵提供所述输出信号；检相器，被配置以从所述M个延迟链中的第一个延迟链的所述N个延迟单元中的第一延迟单元和最后延迟单元接收输出信号，所述检相器检测所述第一延迟单元的所述输出信号和所述第二延迟单元的所述输出信号的相位差；电荷泵，连接到所述检相器并被配置以响应于所述检相器的所述输出信号而生成控制电压；和偏压控制电路，布置在所述电荷泵与所述延迟矩阵之间，所述偏压控制电路接收所述控制电压并生成偏压以控制所述延迟矩阵的延迟单元。
2、 如权利要求1所述的DLL电路，进一步包括布置在所述延迟矩阵和 所述检相器之间的缓冲器，所述緩冲器被配置以缓冲由延迟矩阵提供的信号， 并输出緩冲的信号给所述检相器。
3、 如权利要求1所述的DLL电路，其中延迟链通过电阻网络连接。
4、 如权利要求1所述的DLL电路，其中延迟链包括哑元单元，所述哑元单元的第一个布置在所述延迟矩阵的第一延迟单元的前端，所述哑元单元 的第二个布置在所述延迟矩阵的最后延迟单元的尾部。
5、 如权利要求1所述的DLL电路，进一步包括连接到所述内插器的第一复制延迟单元，所述第一复制延迟单元通过复 制延迟矩阵的延迟单元形成，所述第一复制延迟单元被配置以接收时钟信号 输入；第二复制延迟单元，通过复制延迟矩阵的延迟单元形成，所述第二复制 延迟单元连接到所述第 一复制延迟单元，将所述第 一复制延迟单元的输出信 号作为输入接收；第三复制延迟单元，通过复制延迟矩阵的延迟单元形成，所述第三复制 延迟单元将所述时钟信号的反转信号作为输入接收；第四复制延迟单元，通过复制延迟矩阵的延迟单元形成，所述第四复制延迟单元连接到所述第三复制延迟单元，并将所述第三复制延迟单元的输出 信号作为输入接收。
6、 如权利要求5所述的DLL电路，其中内插器的单位单元包括 第 一 电流反射镜，包括至少两个PMOS晶体管；第二电流反射镜，连接到所述第一电流反射镜，且包括至少两个PMOS 晶体管；第一差分输入单元，连接到第一电流反射镜以及第二电流反射镜，所述 第一差分输入单元被配置以接收第一复制延迟单元和第三复制延迟单元的输出信号；第二差分输入单元，连接到第一电流反射镜以及第二电流反射镜，所述 第二差分输入单元被配置以接收第二复制延迟单元和第四复制延迟单元的输出信号；第三电流反射镜，连接到第一电流反射镜以及第二电流反射镜，所述第三电流反射镜包括至少两个NMOS晶体管；以及緩冲器，具有连接到第二电流反射镜以及第三电流反射镜的接触点的输 入，并被配置以提供緩冲的输出信号。
7、 如权利要求1所述的DLL电路，其中延迟单元分别包括 第一电流驱动式逆变器，接收第一偏压到第六偏压，所述逆变器反转输入信号并输出反转信号；和第二电流驱动式逆变器，接收第一偏压到第六偏压，所述逆变器反转接 收自第一电流驱动式逆变器的输出信号并输出反转输出信号。
8、 如权利要求1所述的DLL电路，其中第一电流驱动式逆变器和第二 电流驱动式逆变器分别包括第一PMOS开关晶体管，与一PMOS输入晶体管串联，布置在电压源和 一电流式驱动逆变器输出之间；NMOS输入晶体管，与第一NMOS开关晶体管串联，布置在该电流式驱 动逆变器输出和接地电压源之间；第一PMOS电容器，与第二PMOS开关晶体管串联，布置在电压源和该 电流式驱动逆变器输出之间；第二PMOS电容器，与第三PMOS开关晶体管串联，布置在该电压源和 电流式驱动逆变器t命出之间；第二NMOS开关晶体管，与第一NMOS电容器串联，布置在电流式驱 动逆变器输出和接地电压源之间；以及第三NMOS开关晶体管，与第二NMOS电容器串联，布置在该电流式 驱动逆变器输出和接地电压源之间，其中输入信号提供给PMOS输入晶体管 和NMOS输入晶体管的栅极，第 一偏压提供给第一 PMOS开关晶体管的栅极， 第二偏压提供给第一 NMOS开关晶体管的栅极，第三偏压提供给第二 PMOS 开关晶体管的栅极，第四偏压提供给第三PMOS开关晶体管的栅极，第五偏 压提供给第二 NMOS开关晶体管，以及第六偏压提供给第三NMOS开关晶 体管。
9、 如权利要求7所述的DLL电路，其中偏压控制电i 各包括 第一偏压电路，接收控制电压并生成第一偏压和第二偏压； 第二偏压电路，接收控制电压并生成第三偏压和第五偏压；和 第三偏压电路，接收控制电压并生成第四偏压和第六偏压。
10、 如权利要求9所述的DLL电路，其中第一偏压电路包括放大器，具有连接在输出节点和下拉晶体管之间的被形成二极管的 PMOS晶体管，所述放大器接收所述控制电压；以及緩冲电路，其接收放大器的输出以生成第一偏压和第二偏压。
11、 如权利要求9所述的DLL电路，其中第二偏压电路包括 第一全幅逆变器，其接收控制电压，生成第三偏压，第三偏压的摆幅从接地电压级到基于控制电压中的增加的电压级；以及第二全幅逆变器，连接到第一全幅逆变器，所述第二全幅逆变器生成第 五偏压，所述第五偏压从与控制电压中的增加相关的电压级摆幅到接地电压 级。
12、 如权利要求9所述的DLL电路，其中第三偏压电路包括 第一全幅逆变器，其接收控制电压，被配置以生成第四偏压，第四偏压具有从接地电压级到与控制电压中的增加相关的电压级的全幅；以及第二全幅逆变器，连接到第一全幅逆变器，被配置以生成第六偏压，所 述第六偏压具有从与控制电压中的增加相关的电压级到接地电压级的全幅。
13、 一种延迟单元，包括第 一电流驱动式逆变器，被配置以接收多个偏压以及一反转输入信号， 随之输出一反转信号；以第二电流驱动式逆变器，被配置以接收多个偏压，反转接收自第一电流 驱动式逆变器的输出信号并输出 一反转输出信号。
14、 如权利要求13所述的延迟单元，其中第一电流驱动式逆变器和第二 电流驱动式逆变器分别包括第一PMOS开关晶体管，与一PMOS输入晶体管串联，布置在电压源和 一电流式驱动逆变器输出之间；NMOS输入晶体管，与第一NMOS开关晶体管串联，布置在该电流式驱 动逆变器输出和接地电压源之间；第一PMOS电容器，与第二PMOS开关晶体管串联，布置在电压源和电 流式驱动逆变器输出之间；第二PMOS电容器，与第三PMOS开关晶体管串联，布置在电压源和该 电流式驱动逆变器输出之间；第二NMOS开关晶体管，与第一NMOS电容器串联，布置在该电流式 驱动逆变器输出和接地电压源之间；以及第三NMOS开关晶体管，与第二NMOS电容器串联，布置在该电流式 驱动逆变器输出和接地电压源之间，其中输入信号提供给PMOS输入晶体管 和NMOS输入晶体管的栅极，第 一偏压提供给第一 PMOS开关晶体管的栅极， 第二偏压提供给第一NMOS开关晶体管的栅极，第三偏压提供给第二PMOS 开关晶体管的栅极，第四偏压提供给第三PMOS开关晶体管的栅极，以及第 五偏压提供给和第二 NMOS开关晶体管，和第六偏压提供给第三NMOS开 关晶体管。
15、 如权利要求14所述的延迟单元，其中通过一预定义的偏压控制电路 生成第一偏压到第六偏压，偏压控制电路包括第一偏压电路，被配置以接收控制电压并生成第一偏压和第二偏压； 第二偏压电路，被配置以接收控制电压并生成第三偏压和第五偏压；和 第三偏压电路，被配置以接收控制电压并生成第四偏压和第六偏压。
16、 如权利要求15所述的延迟单元，其中第一偏压电路包括 放大器，具有连接在输出节点和下拉晶体管之间的被形成二极管的PMOS晶体管，所述放大器被配置以接收控制电压；以及緩冲电路，连接到所述放大器，并接收所述;^丈大器的输出，所述缓冲器 生成第一偏压和第二偏压。
17、 如权利要求15所述的延迟单元，其中第二偏压电路包括 第一全幅逆变器，其接收控制电压，并生成第三偏压，所述第三偏压具有从接地电压级到与控制电压中的增加相关的电压级的全幅；以及第二全幅逆变器，连接到第一全幅逆变器，被配置以生成第五偏压，所 述第五偏压具有从与控制电压中的增加相关的电压级到接地电压级的全幅。
18、 如权利要求15所述的延迟单元，其中第三偏压电路包括 第一全幅逆变器，被配置以接收控制电压，并生成第四偏压，第四偏压具有从接地电压级到与控制电压中的增加相关电压级的全幅；以及第二全幅逆变器，连接到第一全幅逆变器，被配置以生成第六偏压，第 六偏压具有从与控制电压的增加相关的电压级到接地电压级的全幅。
全文摘要
宽带多相输出延迟锁定环(DLL)电路可以在宽范围频率中操作并生成不同的相位。不同于传统的延迟单元串联的电压控制延迟线，DLL电路采用一具有电阻网络的延迟矩阵，因此串联的延迟单元的数目减少了，可以输出不同的相位，由于电阻网络引起的延迟间隔误差(相位误差)被最小化。延迟单元的电流被控制因此延迟矩阵中的延迟单元可以在宽范围频率中操作，并且延迟单元中并联电容的负载电容值可以被控制。
文档编号G11B7/00GK101309080SQ200810142879
公开日2008年11月19日 申请日期2008年2月5日 优先权日2007年2月12日
发明者张东飞, 沈载润, 金好影, 金荣相 申请人:三星电子株式会社;浦项工科大学校产学协力团