感测放大器及其操作方法

专利名称：感测放大器及其操作方法
技术领域：
本发明是有关于一种感测放大器(SAs)。在其实施例中，感测放大器具有低感测边 际以及高组件差异容许度。
背景技术：
在静态随机存取内存(SRAM)的电路设计中，往往需要低感测边际以及快速的反 应时间，而感测放大器在这其中一直扮演着重要且关键的组件。感测边际为两数据线(例 如位线BL与位线BLB)之间的最低电压差，其可由感测放大器辨别之。然而，若感测放大 器能运作于愈低的感测边际，则感测放大器的效能就愈高。在先前技术中(例如40纳米、 28纳米以及更微小的尺寸制程技术)，装置(例如晶体管)的尺寸往往会造成严重装置上 的不匹配，从而增加从感测放大器撷取低感测边际的困难度。装置上的差异，一般来说，是 指关于布局区域的装置的临限电压的差异。由于装置的临限电压的均方差异反比于装置信 道的宽度与长度，因此目前用以改善感测边际的方法是通过增加装置的尺寸以降低装置的 差异变化。然而，当装置尺寸的增加时，芯片区则将随之骤增，而这并非为一般所乐见的。

发明内容
本发明一目的是提供一种感测放大器(SAs)及其操作方法，其具有低感测边际以 及高组件差异容许度。根据本发明的第一实施方式，一感测放大器包含一对数据线、一对节点以及一对 转移装置。数据线包含一第一数据线与一第二数据线。节点包含对应于第一数据线的一第 一节点与对应于第二数据线的一第二节点，且对节点提供读取数据至感测放大器。转移装 置包含对应于第一数据线与第一节点的一第一转移装置和对应于第二数据线与第二节点 的一第二转移装置。其中在一读取周期中，第一转移装置用以直接转移第一数据线上的数 据至第一节点；并且第二转移装置用以直接转移第二数据线上的数据至第二节点。根据本发明的另一实施方式，一种感测放大器包含一交错闩锁、一第一转移装置、 一第二转移装置、一充电电路以及一控制信号。交错闩锁包含一第一节点与一第二节点，其 中第一节点与第二节点用于读取数据。第一转移装置具有一第一端与一第二端，其中第一 端耦接至第一节点，而第二端耦接至一第一数据线。第二转移装置具有一第一端与一第二 端，其中第一端耦接至第二节点，而第二端耦接至一第二数据线。充电电路耦接至第一数据 线与第二数据线。控制信号用以控制第一转移装置、第二转移装置与交错闩锁。本发明另一方面是提供一种感测放大器的操作方法，包含下列步骤首先，与一感 测放大器相关的一读取周期中，使用一充电电路以对一第一数据线与一第二数据线进行充 电；接着，关闭一交错闩锁，其中交错闩锁对应于感测放大器的一第一节点与一第二节点； 再来，开启一第一转移装置，进而转移于第一数据线上的一充电信号至第一节点；最后，开 启一第二转移装置，进而转移于第二数据线上的一充电信号至第二节点。然而，一但于第一 数据线上的充电信号已转移至第一节点，并且于第二数据线上的充电信号已转移至第二节点时，首先，开启交错闩锁；接着，关闭第一转移装置；以及最后，关闭第二转移装置。本发明的感测放大器(SAs)及其操作方法，可使其具有低感测边际以及高组件差 异容许度。


为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说 明如下图IA是绘示根据本发明的第一实施例的一种感测放大器；图IB是绘示根据本发明的第二实施例的一种感测放大器；图2A是根据本发明一实施例所绘示图IA中的感测放大器的一方法流程图；图2B是根据本发明一实施例所绘示图IA中的感测放大器于操作下的一波形图；图3是根据本发明一实施例所绘示图IA中的感测放大器在速度上的优点的一波 形图；图4是根据本发明一实施例所绘示图IA中的感测放大器在读取边界相对迟滞时 间上的优点的一波形图；图5是根据本发明一实施例所绘示图IA中的感测放大器在电压临限变化相对读 取边界上的优点的一波形图。此外，附图中相同的号码代表相同或相似的组件。主要组件符号说明100A 感测放大器320:波形100B 感测放大器330:波形200A 流程图340 波形200B:波形图400:图表205 步骤410 波形215 步骤420 波形225 步骤500:图表235 步骤510 线300:图表520 线310 波形
具体实施例方式为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的组件。另一方面，众所周知的组件与步骤并未描述 于实施例中，以避免造成本发明不必要的限制。图IA是绘示可实行于本发明的实施例的一感测放大器(SA) IOOA0在一实施例中， 感测放大器100A的供应电压Vdd配置为0. 8V。信号preb控制晶体管P4用以对节点S与节点SB上的电位予以均等。当信号preb 为启动状态时(例如低位准)，则开启晶体管P4以在实际上造成短路，致使晶体管P4的 漏极与源极的电位达到均等相同或是致使节点S与节点SB的电位达到均等相同。由于信号preb与晶体管P4可对节点S与节点SB上的数据予以均等(例如电压位准)，因此，信 号preb与晶体管P4可分别视作为一等位信号与等位晶体管。由于节点S与节点SB分别 耦接至晶体管P1的栅极与晶体管P0的栅极，因而当节点S与节点SB进行充电时(例如 高位准)，则分别开启晶体管P1与晶体管P0。晶体管P0、晶体管P1、晶体管NO与晶体管m形成感测放大器100A的一交错闩锁 (cross latch)，例如交错闩锁CX (未标示)。节点S与节点SB—般视作为交错闩锁CX的 内部节点，并且储存数据至感测放大器100A，然而这些数据则可经由节点rdout以及/或 节点rdoutb以进行读取。在另一些实施例中，当节点S的电位低于节点SB的电位时，在节 点rdout上的读取数据为低位准。相反来说，当节点S的电位高于节点SB的电位时，在节 点rdout上的读取数据为高位准。数据线DL与数据线DLB用以接收输入数据(例如自一内存组件)。在适切的条 件状况下(例如预设状态)，在数据线DL与数据线DLB上的数据直接分别经由晶体管P3 与晶体管P2，传送至节点S与节点SB。由于数据是经由节点S与/或节点SB传送至节点 rdout与/或节点rdoutb，因此相对于无法将数据直接转移至节点S与节点SB的方法，本 发明的一些实施例，则可通过在其适切的条件状况下，将数据直接预设至节点S与节点SB， 进而改善读取速度。在数据线DL与数据线DLB上的数据亦分别用以控制晶体管N3与晶体 管N2。当感测放大器在读取操作中搭配使用内存时，则从位格(bit cell)所读取的数据释 放出数据线DL或数据线DLB上的数据，致使其中的一线的位准低于另外一线的位准。晶体管P2与晶体管P3用以分别使其漏极连接至晶体管m的漏极与晶体管N0的 漏极(或晶体管P1的源极与晶体管P0的源极)，进而致使数据线DL与数据线DLB上的数 据分别直接转移至节点S与节点SB。晶体管P2与晶体管P3的配置亦使得内部节点S与节 点SB共享由数据线DL与数据线DLB所形成预先充电电路(例如晶体管PC1、晶体管PC2 与晶体管PC3)。晶体管P2与晶体管P3则仅用于显示作用上，在本发明的实施例范畴内容 中，其它装置与/或相关技术(如图1B所示)可直接将数据线DL与数据线DLB上的数据 转移至节点S与节点SB。晶体管N2与晶体管N3是作为感测放大器100A的共模输入端。晶体管N4提供一 电流路径至交错闩锁CX，例如晶体管P0、晶体管N0、晶体管P1与晶体管m以及晶体管N2 与晶体管N3。当晶体管N4开启时，则形成第一放电路径，例如放电路径DC1，其包含晶体 管N0、晶体管N2以及晶体管N4，或第二放电路径DC2，其包含晶体管N1、晶体管N3以及晶 体管N4。信号sae控制晶体管N4以及交错闩锁CX。当信号sae在启动状态下(例如高 位准)，则开启晶体管N4以提供交错闩锁CX—电流路径。信号sae亦用以控制晶体管P2 与晶体管P3，其中晶体管P2与晶体管P3则是依次控制转移至节点S与节点SB上的电荷。 实际上，信号sae与晶体管P2与晶体管P3致使节点S与节点SB共享预先充电电路，其具 有信号dleqb与用于数据线DL与数据线DLB上的晶体管PC1、晶体管PC2以及晶体管PC3。 举例来说，在本发明的一实施例中，一但数据线DL与数据线DLB已预先充电(例如高位 准)，则使信号sae位于不启动状态下，以开启晶体管P2与晶体管P3，进而使数据线DL与 数据线DLB上的高位准经由晶体管P2与晶体管P3，分别转移至节点SB与节点S。一般来 说，当信号sae处于不启动状态(例如低位准)时，由于交错闩锁CX处于关闭状态(例如没有电流路径至晶体管N4)，使得感测放大器IOOA中的感测功能无法作用，然而本发明 的一些实施例则是利用这特性所产生的时间空档，对节点S与节点SB进行预先充电。在此， 预先充电是指在对感测放大器100A进行读取/感测数据之前，予以进行充电。相较于其它 方法，本发明中的实施例之所以具有较佳优势，是因为这些实施例共享由数据线DL与数据 线DLB形成的预先充电机制，然而其他方法则是采取专用于节点S与节点SB的预先充电机 制。信号dleqb控制晶体管PC1、晶体管PC2以及晶体管PC3，以提供数据线DL与数据 线DLB—预先充电与等位机制。当信号dleqb位于启动状态(例如低位准)时，则开启晶 体管PC1、晶体管PC2以及晶体管PC3，使数据线DL与数据线DLB具有晶体管PCl与晶体管 PC2的电压位准Vdd。换句话说，即信号dleqb、晶体管PCl与晶体管PC2对于数据线DL与 数据线DLB进行预先充电。晶体管PC3对数据线DL与数据线DLB予以进行均等。如上所 述，在本发明的实施例中，亦使用由数据线DL与数据线DLB、信号sae以及晶体管P2与晶体 管P3所构成的预先充电机制，对节点S与节点SB进行预先充电。
在一理想状态下，晶体管NO与晶体管N2等同于晶体管m与晶体管N3(例如具 有相同型号、相同尺寸、相同驱动能力等)，因此感测放大器100A的感测数据主要端视于数 据线DL与数据线DLB。然而，在现实状况中，晶体管间往往具有许多不匹配之处(例如一 晶体管的驱动能力优于另一晶体管的驱动能力)，而这将会对感测放大器100A在操作上产 生影响。举例来说，倘若晶体管NO与/或晶体管N2的效能优于晶体管m与/或晶体管N3 时，则包含晶体管NO、晶体管N2与晶体管N4的第一放电路径(例如放电路径DCl)的效率 将高于，包含晶体管Ni、晶体管N3与晶体管N4的第二放电路径(例如放电路径DC2)的 效率，反之亦然。放电路径DCl与放电路径DC2间的不匹配与差异将严重降低其装置效能， 其中是因为放电路径间的不匹配将导致感测放大器100A的感测边际(sensing margin)增 力口。然而，在本发明的实施例中，在适当的状况条件下，数据是直接预设至节点S与节点SB 或晶体管NO的漏极与晶体管m的漏极，而非晶体管NO的源极与晶体管m的源极。实际 上，实施例是通过绕过晶体管NO与晶体管m的方式，进而降低由晶体管NO与晶体管m间 不相匹配所产生的效应影响，如此一来，相较于采用将数据转移至晶体管NO的源极与晶体 管m的源极的其它方法，更不易受到晶体管NO与晶体管m间不相匹的影响，从而更具优 越性。图IB是绘示根据本发明一实施例中的一种感测放大器100B。相较于感测放大器 100A，感测放大器100B包含通过门(pass gate) T2、通过门T3以及用以取代晶体管P2与 晶体管P3的反相器INV。反相器INV转换信号sae以提供一信号(例如信号saeb，未显 示)，与信号sae 一同进行控制通过门T2与通过门T3。在满足上述本发明的实施例精神和 范围内的条件状况下，通过门T2与通过门T3则相似于晶体管P2与晶体管P3，用以转移数 据线DL与数据线DLB的数据至节点S与节点SB。图2A是根据本发明一实施例所绘示的一方法的流程图200A。在图2A中，感测放 大器100A连接一内存阵列，用以自一内存组件中读取数据，其中内存阵列为已知技术。在步骤205中，信号dleqb与信号preb为启动状态，而信号sae则为不启动状态。 启动信号Preb开启晶体管PC1、晶体管PC2与晶体管PC3，从而通过晶体管PCl与晶体管 PC2的电压Vdd来对数据线DL与数据线DLB进行充电。启动信号sae开启晶体管P2与晶体管P3，从而转移于数据线DL与数据线DLB上的充电信号至节点S与节点SB。在不启动 状态下的信号sae亦关闭晶体管N4，进而用以关闭交错闩锁CX，并且禁致感测放大器100A 的感测功能。字符线上的信号，例如信号WL(如图2B所示)也处于不启动状态，使得任何 一个内存组件皆没被选取。在步骤215中，字符线上的信号，例如信号WL(如图2B所示)为启动状态，而信 号dleqb则为不启动状态。在启动状态下的字符线上的信号WL，选取一内存组件以读取数 据。因此，所选取的内存组件释放出的位线BL或位线BLB (未显示)，导致于位线BL或位线 BLB间产生一差动信号，以传送至数据线DL与数据线DLB上，以及节点S与节点SB。在不 启动状态下的信号dleqb则停止对数据线DL与数据线DLB进行充电。在步骤225中，信号sae位于启动状态以开启晶体管N4，从而提供一电流路径至 交错闩锁CX并且启动感测功能，其中感测放大器100A是根据节点S与节点SB中，何者电 压位准较低，才予以对节点S或节点SB进行放电。最后，节点S与节点SB上的电压位准则 产生一大信号(例如轨对轨(rail torail))。在启动状态下的信号sae也关闭晶体管P2 与晶体管P3，从而停止对节点S或节点SB进行放电。在此步骤中，信号WL也是处于不启动 状态。在步骤235中，在节点S与/或节点SB上的数据是由从节点rdout与/或节点 rdoutb中读取出来。图2B是绘示根据本发明一实施例的一种波形图200B，其关于感测放大器100A操 作在内存阵列中的内存组件的读取周期中的情况。图2B中的时间期间tl、时间期间t2与 时间期间t3分别对应于图2A中的步骤205、步骤215与步骤225。在对应于图2A中的步骤205的时间期间tl中，感测放大器100A处于一闲置状态， 并且由于信号WL处于不启动状态下(例如低位准)，则可用以选取地址。因为信号dleqb 处于启动状态下(例如低位准)，所以将开启晶体管PC1、晶体管PC2与晶体管PC3，即对 数据线DL与数据线DLB进行充电至高位准。因为信号sae也处于不启动状态下(例如低 位准)，所以将开启晶体管P2与晶体管P3，并且将数据线DL与数据线DLB上其中的一高信 号对节点S与节点SB进行充电。信号sae持续处于不启动状态下，直到时间期间t2结束。 在时间期间tl中，信号preb也处于启动状态(例如低位准)以启动晶体管P3，进而对节 点S与节点SB的电位数据予以均等。在对应于图2A中的步骤215的时间期间tl的末端中(例如时间期间t2的起始 处)，信号dleqb与信号preb处于不启动状态(例如高位准)，从而停止充电与对其电位 数据进行均等。在时间期间t2中，信号WL处于启动状态(例如高位准)，用以选取一内 存组件从而读取数据。内存组件上的数据根据其逻辑位准，来释放位线BL或BLB，并且差动 信号则传送至数据线DL与数据线DLB上，接着至节点S与节点SB。然而，此放电过程即如 图所绘示线270的电压位准的下降过程。在时间期间t2的末端，节点S或节点SB皆全部 放电完毕，然而，根据全轨对轨(full rail-to-rail)信号则导致其一节点位于低位准状态 而另一节点位于高位准状态。在对应于图2A中的步骤225的时间期间t3中，信号sae是在启动状态(例如高 位准)，以开启晶体管N4，进而提供交错闩锁CX —电流路径，并且致能感测放大器100A的 感测功能。在这期间中，节点S或节点SB显示出一明显的高位准或低位准。换句话说，感测放大器IOOA放大存在于位线BL或BLB之间的小信号差，并且使数据线DL与数据线DLB 上的数据成为全高或全低的轨对轨(rail-to-rail)的大信号。然而，在节点S与/或节点 SB上的数据，是由从节点rdout与/或节点rdoutb中读取(如图2A中的步骤235)。在选 取用以读取的内存组件之后，即在时间期间t2的末端(例如时间期间t3的起始处)，信 号WL处于不启动状态(例如低位准)。在时间期间t4中，信号WL、信号dleqb、信号sae与信号preb包含与时间期间tl 中相同的逻辑位准，因此其功能作用与上述的实施例皆相同。如波形200B所示，当数据线DL与数据线DLB分别予以进行预先充电且信号sae 处于启动状态下，数据线DL与数据线DLB以及节点S或节点SB则同时进行预先充电。在 时间期间t3’中，虽然数据线DL与数据线DLB进行预先充电，但由于信号sae处于不启动 状态下，所以节点S或节点SB于这期间中则没有进行预先充电。 图3是绘示比较本发明一实施例与其它方法(例如由Dhong所提出的方法APP， "A 4.8GHz Fully Pipelined Embedded SRAM in the Streaming Processorof a Cell processor", ISSCC 2005，Session 26，Static Memory, 26. 7)在转换速度(毫微秒)与电 压(毫伏)的比较图表300。波形310与波形330分别是根据本发明一实施例中的节点S与节点SB上的信号， 然而波形320与波形340则代表着依据方法APP的比较信号SB与比较信号S。如图所示， 相对于波形320而言，波形310从高位准转换置低位准的速度较快。同样地，相较于波形 340，波形330上拉的速度较快。图3中所示的本发明的实施例整体上，比方法APP快八个 百分比。图4是绘示比较本发明一实施例与方法APP之间，在读取边界(毫伏)与感测放 大器迟滞时间(正规化数据的时间单位)的图表400。读取边界的定义为数据线DL上毫伏 电压减去数据线DLB上毫伏电压的绝对值。迟滞时间的量测则是从信号sae至节点S或节 点SB上信号之间，例如在VDD上升时间或下降时间的百分之五十。波形410与波形420 分别代表着根据本发明的实施例与方法APP的对应感测放大器的迟滞时间。如图所示，线 410所呈示代表的效能优于线420所呈示代表的效能。举例来说，在读取边界约50毫伏上， 本发明的实施例所对应感测放大器的迟滞时间，其在波形410上大约为7. 2E-11秒，然而相 同在读取边界约50毫伏上，方法APP所对应感测放大器的迟滞时间则比7. 2E-11秒还长。图5是绘示比较本发明一实施例与方法APP之间，在电压临限变化/不匹配(毫 伏)与读取边界(毫伏)的图表500。图表500可视作为晶体管NO的灵敏度分析。线510 与线520分别代表本发明的一实施例的灵敏度与方法APP的灵敏度。在图5中，变化值Vt 为晶体管NO的电压临限(例如Vt_N0)与晶体管m电压临限(例如Vt_Nl)之间差异的 绝对值，例如Vt_N0-Vt_Nl的绝对值。读取边界代表着数据线DL与数据线DLB间的电压 位准差异的绝对值，例如=DL-DLB的绝对值。根据线510与线520于斜率上的比较，本发明 的一些实施例具有低灵敏度，亦或是感测放大器100A的感测边界对于组件上的不匹配，具 有较高的容许度。举例来说，就大约为20毫伏的变化而言，在图示所对应的实施例中，其读 取边界显示出约15毫伏，然而方式APP于读取边界上则显示出约20毫伏。晶体管N2的灵 敏度分析数据，也显示出本发明相较于方法APP具有相同的优点。然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。举例来说，所应用的各 种不同的晶体管皆是以一特定种类型号(例如NMOS与PMOS)来予以达到

的目 的，而且本发明的实施例并不局限于附图中的特定种类型号。关于晶体管的使用选择则是 与整体设计需求相关，并且符合满足本发明概念及范畴。另外，在上述内容中，各信号的逻 辑位准(例如高位准或低位准)亦是用以阐述说明之，并且本发明的实施例在当信号于启 动与/或不被启动的状态时，并不受限于特定的逻辑位准，然而更确切地说，逻辑位准的使 用选择系与整设计需求相关，并符合满足本发明概念及范畴。上述实施例中所揭示的方法步骤，并非全然必须依照其顺序来予以执行操作。并 且，在不脱离本发明的精神和范围内，其步骤则可适切地进行增加、取代或调换等变动。
本案中的每一权利要求皆可分别构成一实施例，而且由多项不同权利要求与/或 其它不同实施例所组成的实施例，则将不脱离本发明精神及其所属领域范围，并且任何熟 悉此领域技术的技术人员，通过本发明的揭示说明后，亦能够清楚地明白其技术特征。因 此，本发明所含盖的技术范围，是根据如下揭示的权利要求的内容与其作用来决定。
权利要求
一种感测放大器，其特征在于，包含一对数据线，包含一第一数据线与一第二数据线；一对节点，包含对应于该第一数据线的一第一节点与对应于该第二数据线的一第二节点，且该对节点提供读取数据至该感测放大器；以及一对转移装置，包含对应于该第一数据线与该第一节点的一第一转移装置和对应于该第二数据线与该第二节点的一第二转移装置；其中在一读取周期中，该第一转移装置用以直接转移该第一数据线上的数据至该第一节点；并且该第二转移装置用以直接转移该第二数据线上的数据至该第二节点。
2.根据权利要求1所述的感测放大器，其特征在于，还包含一充电电路，用以对该第一数据线与该第二数据线进行充电；以及一控制信号，用以控制该对转移装置，进而直接转移该第一数据线上的一第一充电信 号至该第一节点；并且直接转移该第二数据线上的一第二充电信号至该第二节点。
3.根据权利要求2所述的感测放大器，其特征在于，该控制信号还用以控制对应于该 第一节点与该第二节点的一交错闩锁。
4.根据权利要求1所述的感测放大器，其特征在于，该第一转移装置与该第二转移装 置具有一晶体管、一通过门或由该晶体管与该通过门所形成的一组合。
5.根据权利要求1所述的感测放大器，其特征在于，该第一数据线用以自一内存阵列 的一第一位线中，接收第一数据，并且该第二数据线用以自该内存阵列的一第二位线中，接 收第二数据。
6.根据权利要求1所述的感测放大器，其特征在于，还包含一等位电路，用以对该第一 节点与该第二节点上的电位予以均等。
7.—种感测放大器，其特征在于，包含一交错闩锁，包含一第一节点与一第二节点用以读取数据；一第一转移装置，具有一第一端与一第二端，其中该第一端耦接至该第一节点，而该第 二端耦接至一第一数据线；一第二转移装置，具有一第一端与一第二端，其中该第一端耦接至该第二节点，而该第 二端耦接至一第二数据线；一充电电路，耦接至该第一数据线与该第二数据线；以及一控制信号，用以控制该第一转移装置、该第二转移装置与该交错闩锁。
8.根据权利要求7所述的感测放大器，其特征在于，该第一转移装置与该第二转移装 置包含一晶体管、一通过门或由该晶体管与该通过门所形成的一组合。
9.根据权利要求7所述的感测放大器，其特征在于，还包含一等位电路，耦接至该第一 节点与该第二节点。
10.根据权利要求7所述的感测放大器，其特征在于，该第一转移装置与该第二转移装 置包含一 PMOS晶体管。
11.根据权利要求7所述的感测放大器，其特征在于，该第一数据线对应于一内存的一 第一位线，并且该第二数据线对应于该内存的一第二位线。
12.根据权利要求7所述的感测放大器，其特征在于，还包含一装置，提供该控制信号 以控制该交错闩锁。
13.根据权利要求7所述的感测放大器，其特征在于，该充电电路用以对该第一数据线 与该第二数据线进行充电，并且其中该充电电路进一步与该控制信号、该第一转移装置与 该第二转移装置一起，用以对该第一节点与该第二节点进行充电，并且施加一第一充电电 位至该第一数据线以及施加一第二充电电位至该第二数据线。
14.一种感测放大器的操作方法，包含 在一感测放大器相关的一读取周期中，使用一充电电路对一第一数据线与一第二数据线进行充电； 关闭一交错闩锁，其中该交错闩锁对应于该感测放大器的一第一节点与一第二节点； 开启一第一转移装置，进而转移于该第一数据线上的一充电信号至该第一节点； 开启一第二转移装置，进而转移于该第二数据线上的一充电信号至该第二节点； 一但于该第一数据线上的该充电信号已转移至该第一节点，并且于该第二数据线上的 该充电信号已转移至该第二节点时， 开启该交错闩锁； 关闭该第一转移装置；以及 关闭该第二转移装置。
15.根据权利要求14所述的感测放大器的操作方法，其特征在于，还包含使用一控制信号以关闭该交错闩锁、开启该第一转移装置、开启该第二转移装置、开启 该交错闩锁、关闭该第一转移装置以及关闭该第二转移装置。
16.根据权利要求14所述的感测放大器的操作方法，其特征在于，还包含 经由该感测放大器选取一内存组件以读取其数据。
17.根据权利要求16所述的感测放大器的操作方法，其特征在于，还包含 自该内存组件中提供该数据至该第一数据线与该第二数据线。
18.根据权利要求14所述的感测放大器的操作方法，其特征在于，还包含当该第一数据线上的该充电信号已转移至该第一节点，并且于该第二数据线上的该充 电信号已转移至该第二节点时，对该第一节点与该第二节点上的电位予以均等。
19.根据权利要求14所述的感测放大器的操作方法，其特征在于，该第一转移装置与 该第二转移装置包含一晶体管、一通过门或由该晶体管与该通过门所形成的一组合。
20.根据权利要求14所述的感测放大器的操作方法，其特征在于，该第一节点与该第 二节点储存可供该感测放大器读取的数据。
全文摘要
本发明涉及一种感测放大器及其操作方法，该感测放大器具有一对晶体管(例如晶体管P2与晶体管P3)用以在适切的状况条件下，致使在数据线DL与数据线DLB上的数据直接预设在感测放大器的内部节点(例如节点S与节点SB)，从而可予以进行数据的读取。此外，晶体管P2与晶体管P3亦容许内部节点S与SB，共享由数据线DL与数据线DLB所构成的预先充电机制。
文档编号G11C16/26GK101840723SQ20101019724
公开日2010年9月22日 申请日期2010年6月2日 优先权日2010年2月18日
发明者周绍禹, 潘显裕, 陈炎辉 申请人:台湾积体电路制造股份有限公司