一种带自适应漏电流切断机制的存储单元电路的制作方法

专利名称：一种带自适应漏电流切断机制的存储单元电路的制作方法
技术领域：
本发明涉及亚阈值设计中，亚阈值工作区域下的低功耗存储单元，尤其是一种带自适应漏电流切断机制的亚阈值存储单元电路，它的带自适应漏电流切断机制可以在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，兼具高鲁棒性等特点。
背景技术：
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。 市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门。通过降低电源电压Vdd进入电路的亚阈值区域电源电压Vdd小于阈值电压Vth，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。随着工艺特征尺寸的进一步缩小，栅长L、栅宽W、氧化层厚度Tra以及掺杂分布等工艺波动性对器件带来的影响愈发不容忽视。其中随机掺杂波动(Random DopantFluctuation, RDF)的影响最大，它会严重影响小几何尺寸晶体管的阈值电压Vth， 特别是SRAM单元，导致失效率的迅速上升。存储器是数字电路设计的重要组成部分，它的失效率将直接影响系统的良率。在典型的超阈值六管存储单元单元设计中，设计者可通过平衡下拉晶体管、上拉晶体管和访问晶体管之间的驱动比关系，在满足良率需求的同时达到存储器单元的密度要求。但需要注意的是，在亚阈值区域晶体管驱动电流和阈值电压成指数关系，器件工艺偏差对存储单元良率的影响也变得更具挑战性，仅靠单纯的调节器件尺寸已不能满足设计需要。存储单元结构设计成为亚阈值存储电路平衡读写操作，协调各失效率，满足设计的良率要求的关键。随着半导体器件集成度的提高，特征尺寸的不断缩小，必然引起静态漏电流的增加。同时需要注意的是，存储体的工作特性决定了其某些组成单元将长时间处于不工作的状态(Mandby Operation)。考虑到存储体的组成晶体管数量众多，存储体静态能耗相应迅速增加进而降低产品的使用寿命和可靠性。因此，如何通过电路设计降低存储体各存储单元静态漏电流同时保证设计性能，亦即在保证一定的工作电流的基础上降低存储单元漏电流，成为存储体设计的重要研究方向之一。

发明内容
本发明要解决的问题是存储单元的亚阈值设计，受到工艺尺寸、工艺偏差的影响，需要能够降低存储体各存储单元静态漏电流同时保证设计性能的存储单元电路，在保证一定的工作电流的基础上降低存储单元漏电流。本发明的技术方案为一种带自适应漏电流切断机制的存储单元电路，设有四个 PMOS管Pl P4及八个NMOS管附 N8，所述晶体管构成双端读写的亚阈值存储单元电路， 所述存储单元电路连接在位线BL与位线瓦之间；其中，四个PMOS管的体端与电源电压Vdd连接，八个NMOS管的体端接地；NMOS管Nl的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，组成第一反相器；NMOS管N2 的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管m栅端、PMOS管Pl的栅端、NMOS管N2的漏端以及PMOS管P2的漏端相连接，NMOS管附的漏端、PMOS管Pl的漏端、NMOS管N2的栅端以及 PMOS管P2的栅端相连接；PMOS管P1、P2的源端与电源电压Vdd连接，NMOS管附的源端与 PMOS管P3的源端连接，PMOS管P3的漏端接地，栅端与NMOS管附的漏端及PMOS管Pl的漏端连接；匪OS管N2的源端与PMOS管P4的源端连接，PMOS管P4的漏端接地，栅端与NMOS 管N2及PMOS管P2的漏端连接；NMOS管m的栅端及PMOS管Pl的栅端通过NMOS管N3与NMOS管N7的漏端连接 当NMOS管m及PMOS管Pl的栅端电位高于NMOS管N7漏端的电位时，NMOS管N3与NMOS 管m及PMOS管Pl的栅端连接的一端为漏端，反之则为源端；NMOS管N7的源端接地，栅端与NMOS管m及PMOS管Pl的漏端连接；NMOS管N7的漏端还通过NMOS管N5与位线BL连接，当NMOS管N7的漏端电压高于位线BL的电压时，NMOS管N5与NMOS管N7漏端连接的一端为漏端，反之则为源端；NMOS管N2的栅端及PMOS管P2的栅端通过NMOS管N4与NMOS管N8的漏端连接， 当NMOS管N2及PMOS管P2的栅端的电位高于NMOS管N8漏端的电位时，NMOS管N4与NMOS 管N2及PMOS管P2的栅端连接的一端为漏端，反之则为源端；NMOS管N8的源端接地，栅端与NMOS管N2及PMOS管P2的漏端连接；NMOS管N8的漏端通过NMOS管N6与位线瓦连接， 当NMOS管N8的漏端电压高于位线瓦的电压时，NMOS管N6与NMOS管N8漏端连接的一端为漏端，反之则为源端；匪OS管N3、N4的栅端与写字线WffL连接，匪OS管N5、N6的栅端与字线札连接。本发明克服现有技术的缺陷，提供一种低功耗、高鲁棒性的亚阈值存储单元电路。 本发明能够在保证系统在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，平衡存储单元的各项指标，使系统性能最优化。作为一个刚生产出来的晶体管，其源端和漏端是可以互换的。在常规设计尤其是数字电路中，由于PMOS管往往运用在上拉电路，NMOS往往运用在下拉电路，所以它们的源端会固定的接在电源电压Vdd和地gnd不动。但是在本发明的设计中，由于存储单元所具有的特性在写操作时，位线和位线的非上的信号被写入存储单元；在读操作时，存储单元内部的信号被读出到位线和位线的非上。作为匹配管的NMOS管N3、N4、N5、N6两端的信号是动态变化的。而按照晶体管源端、漏端的定义载流子的输出端为源端，载流子的接受端为漏端，虽然存储单元具体的连接关系没有变化，但是晶体管N3、N4、N5、N6两端的端口定义会随着存储单元内部信息及其相对于互补位线对上电位的大小变化而变化。与现有技术相比，本发明具有以下优点及显著效果(1)本发明设计的带自适应漏电流切断机制的亚阈值存储单元在获得泄漏电流性能提升的同时，动态功耗和读取时间无任何损耗。亦即，本发明提出的亚阈值存储单元在不增加动态功耗和不降低性能的前提下，实现了动态操作和静态操作中泄漏功耗的同时降低；(2)在本发明设计的限漏流的亚阈值存储单元中，NMOS管N7、N8结合N5、N6形成缓冲电路，该缓冲电路使读操作过程中存储节点与位线分立，位线上预充的电位不会造成存储节点电位的上升，因此亚阈值SRAM设计的最关键的问题——读取噪声容限被扩展，也就是本发明中采用的完全不同的读取方案提高了读取过程中存储单元的抗噪能力，增强了 SRAM的鲁棒性；(3)亚阈值区域过驱动电压减小、负载电容大以及在工艺变化的条件下保持足够的写能力是亚阈值存储单元设计的又一个挑战。常规方法是在写操作过程中进一步降低亚阈值存储单元Vdd以增强写驱动能力。遗憾的是，这也同时降低共享同一电源电压Vdd的其它未被选中列中存储单元的保持操作的稳定性。本发明采用增强字线WL和WWL的方法增强写驱动能力，在不降低其他未被读写的存储单元稳定性同时增强写入逻辑对被选中单元较弱的驱动能力；(4)本发明创造性的采用更改存储单元的逻辑结构的方式使得该设计可以全部采用最小尺寸的晶体管。存储体是需要严格控制面积消耗的逻辑部件。常规的六管存储单元在面积约束的条件下，通过调节各组成晶体管的尺寸满足设计上拉比和单元比的约束条件，满足设计的良率需求。但是在亚阈值条件下单纯的依靠器件尺寸的调节已不足以满足存储单元的良率需求。本发明创造性的采用更改存储单元的逻辑结构的方式在满足面积约束的条件下提高设计鲁棒性。带自适应漏电流切断机制的存储单元的可读性由缓冲电路 (N5-N7.N6-N8)保证；可写性由可配置的外部控制信号WL，WffL保证。这使得本设计可以全部采用最小尺寸的晶体管来满足存储电路面积约束。


图1是本发明低功耗、高鲁棒性带自适应漏电流切断机制的亚阈值存储单元电路结构图。图2是本发明读写操作中可配置的控制信号的波形图。图3是本发明在每根位线上串联不同存储单元数时的读“0”操作时的波形图。图4是字线电位与写能力的关系图。图5是本发明在1000次采样的蒙特卡洛分析下，往&点写“0”的瞬态波形图。图6是静态保持噪声容限的均值比较图，(a)为传统六管存储单元，(b)为本发明的设计。图7是在10000次蒙特卡洛采样条件下保持噪声容限的比较图，(a)为参考IOT存储单元，(b)为本发明设计。图8是本发明写信号“0”至。点的瞬态波形图。图9是本发明写/读/保持操作的模拟波形图。图10是(a)参考10T，(b)参考ST和(c)本发明设计存储单元静态漏电流和动态有效电流的比较图。
具体实施例方式参看图1，本发明的低功耗、高鲁棒性的带自适应漏电流切断机制的存储单元电路由十二个晶体管组成四个PMOS管P1、P2、P3、P4及八个NMOS管附 N8，所述晶体管构成双端读写的亚阈值存储单元电路，所述存储单元电路连接在位线BL与位线瓦之间。其中，四个PMOS管的体端与电源电压Vdd连接，八个NMOS管的体端接地；NMOS管Nl的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，组成第一反相器；NMOS管N2 的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管m栅端、PMOS管Pl的栅端、NMOS管N2的漏端以及PMOS管P2的漏端相连接，NMOS管附的漏端、PMOS管Pl的漏端、NMOS管N2的栅端以及 PMOS管P2的栅端相连接；PMOS管P1、P2的源端与电源电压Vdd连接，NMOS管附的源端与 PMOS管P3的源端连接，PMOS管P3的漏端接地，栅端与NMOS管附的漏端及PMOS管Pl的漏端连接；匪OS管N2的源端与PMOS管P4的源端连接，PMOS管P4的漏端接地，栅端与NMOS 管N2及PMOS管P2的漏端连接；NMOS管附的栅端及PMOS管Pl的栅端通过NMOS管N3与NMOS管N7的漏端连接 当NMOS管m及PMOS管Pl的栅端电位高于NMOS管N7漏端的电位时，NMOS管N3与NMOS 管m及PMOS管Pl的栅端连接的一端为漏端，反之则为源端；NMOS管N7的源端接地，栅端与NMOS管m及PMOS管Pl的漏端连接；NMOS管N7的漏端还通过NMOS管N5与位线BL连接，当NMOS管N7的漏端电压高于位线BL的电压时，NMOS管N5与NMOS管N7漏端连接的一端为漏端，反之则为源端；NMOS管N2的栅端及PMOS管P2的栅端通过NMOS管N4与NMOS管N8的漏端连接， 当NMOS管N2及PMOS管P2的栅端的电位高于NMOS管N8漏端的电位时，NMOS管N4与NMOS 管N2及PMOS管P2的栅端连接的一端为漏端，反之则为源端；NMOS管N8的源端接地，栅端与NMOS管N2及PMOS管P2的漏端连接；NMOS管N8的漏端通过NMOS管N6与位线远连接， 当NMOS管N8的漏端电压高于位线瓦的电压时，NMOS管N6与NMOS管N8漏端连接的一端为漏端，反之则为源端；NMOS管N3、N4的栅端与写字线WffL连接，NMOS管N5、N6的栅端与字线WL连接。参见图2，在本发明实际的操作过程中，读操作是通过字线WL信号有效控制开启晶体管N5、N6，通过读通路N5-N7和N6-N8将存储单元的内部信号传送到互补位线对BL和瓦上，由互补位线对上逻辑信号识别存储单元的内部信息，完成双端读的操作过程，此时 WWL信号无效。写操作时通过字线WL和写字线WffL信号控制，具体实现参见图2，此时字线 WL信号和写字线WffL均有效，匹配晶体管N3、N4、N5、N6均处于开启状态。位线BL和位线的非瓦上的信号将通过匹配晶体管N3、N5和N4、N6传送到内部节点，改变存储单元内部的信息，完成双端写的操作过程。本发明的低功耗、高鲁棒性带自适应漏电流切断机制的亚阈值存储单元电路的工作原理如下1、读操作在存储体的设计中，三个静态噪声容限读静态噪声容限、写静态噪声容限、保持静态噪声容限中，读静态噪声容限最小。如何扩展读静态噪声容限成为亚阈值存储单元设计的瓶颈。如果能屏蔽操作过程中位线电位对存储单元节点信息的干扰就能解决读失效问题，进而扩展读操作容限。在限漏流的亚阈值存储单元中，N7、N8结合N5、N6形成缓冲电路，它可以在读操作过程中保证存储单元内存储的信息不被破坏，进而扩展亚阈值存储单元的读静态噪声容限。NMOS管附栅端与PMOS管Pl栅端的连接点为Q点，NMOS管N2栅端与PMOS管P2栅端的连接点为。点，假定初始条件下，Q=" 0〃、& = ’T’。读操作过程中， WffL被设置为“0”，而WL为“1”。此时，匹配管Ν5、Ν6开启而Ν3、Ν4仍然处于关断状态。考虑到Q=" 0〃、& = T,晶体管N7始终导通，这样在读操作时，位线BL上预充的电荷可以通过N5和N7放电，从而读出Q点存储的信息。鉴于该操作过程中存储节点与位线分立，位线上预充的电位不会造成存储节点电位的上升，亚阈值SRAM设计的最关键的问题——读取噪声容限被扩展。即本设计中采用的完全不同的读取方案提高了读取过程中存储单元的抗噪能力，增强了 SRAM的鲁棒性。图3展示了每根位线上串联不同数量的存储单元时，由于缓冲电路N5-N7、N6-N8的存在，Q点电位基本稳定，不随位线上累积的电荷变化而变化。同时，该图也充分说明，采用本设计可以有效的降低存储单元的读取失效现象。2、写操作亚阈值区域过驱动电压减小、负载电容大以及在工艺变化的条件下保持足够的写能力是亚阈值存储单元设计的又一个挑战。常规方法是在写操作过程中进一步降低亚阈值存储单元Vdd以增强写驱动能力。遗憾的是，这也同时降低共享同一 Vdd的其它未被选中列中存储单元的保持操作稳定性。为了不降低其他未被读写的存储单元稳定性同时增强写入逻辑对被选中单元较弱的驱动能力，并考虑到SRAM尺寸和面积的约束，本发明采用增强字线WL和WffL增强写驱动能力。使存储单元正确翻转所需的最小字线脉冲宽度是写能力的衡量标准之一。图4显示了为实现正常写入所需的位线电位，在200mV电源电压下，通过给字线一个50. 41mV的微小电压的增益就能使该设计的写能力得到保证。图5展示了在充分考虑晶圆内偏差和晶圆间偏差的条件下，写操作瞬时仿真1000 次的蒙特卡洛采样结果完全正确。该图充分证明了在200mV电源电压条件下，采用增强的字线(增强50mV)可以充分保证本设计亚阈值存储单元的写能力。换句话说，增强字线的设计能够在工艺偏差和噪声干扰的条件下保证写电路的驱动能力。本设计可靠性好，无需增加额外的辅助电路，具有简单易行，系统管理功耗较小，面积消耗小的特点。3、保持操作在保持操作期间，WL被设置为“0”而WffL为“1”。匹配管N5、N6关断，位线上的信息与存储单元存储信息隔离。匹配管N3、N4开启，根据存储单元保存的信息N3-N7或者 N4-N8形成电源到地的电流通路，保证存有“0”的节点的拉低电位的能力。读静态噪声容限是常规存储单元的关键噪声容限。在亚阈值区域，由于急剧恶化的，存储单元的存储节点更易受到位线电位波动的影响。为解决该问题，本设计的亚阈值存储单元采用晶体管N5-N7，N6-N8形成缓冲电路。该缓冲电路能够在具体的读操作过程Ion/ Ioff中将存储节点与位线上的信息隔离，进而扩展存储单元的读静态噪声容限。这样保持静态噪声容限成为本设计存储单元的关键噪声容限。图6展示了本发明的设计与传统6T 设计的关键噪声容限的比较，显然本设计具有更优的关键噪声容限。前文已经介绍，在保持操作期间，WL被设置为“0”，ffffL使能。在此过程中，由于N3 和N4处于开启状态。这样根据存储单元具体的存储信息，N3-N7或者N4-N8将形成一个到地的直流通路，增强存有“0”节点的拉低电位能力。相应的，也保证了本发明提出的存储单元的静态保持容限。图7分别展示在考虑工艺偏差和器件失配的条件下，C. Ik Joon等人发表在IEEE中的一款参考IOT设计和本设计保持静态噪声容限10000次采样的蒙塔卡罗分析结果。从图中可以清楚看到，与参考IOT存储单元相比，本发明设计的存储单元显示出更好的保持容限。4、带自适应漏电流切断机制的存储单元
在相关的文献中已经证实，降低电源电压能够呈平方项的降低动态能耗。但如果进一步降低电源电压Vdd至Vdd < Vqpt会导致泄漏能耗的增加，这是因为延迟随着电源电压的降低而指数的增加，从而增加了总的泄漏能耗。在现在的系统芯片设计中(包括医疗芯片)，存储体(SRAM Array)占据相当大的面积。同时，存储体的功能要求各存储单元需要长时间(理论上为任意长时间)保持数据。限制SRAM存储体的静态功耗已成为一个关键且不可忽视的问题。相关的文献中介绍了超阈值状态下典型六管存储体的限漏流方案。遗憾的是，目前几乎所有的亚阈值设计都没有考虑减小动态操作和静态操作时的漏电流。本发明提出了一款稳健的亚阈值SRAM单元，它可以在不增加动态能耗与性能损失的前提下， 同时实现动态操作(读/写操作)和静态操作漏电流的减少。
(hKm-^W -JlmlnVTVt 2 (公式一)
^sub — fsubQ eOe)j 7 eη ItVt (公式二)
sub siibO c\ 1)其中η是亚阈值摆幅参数，η是DIBL系数，γ为体效应系数，Vgs为栅源电压，Vds 为漏源电压，Vt为热电压kT/q，其值在室温下大约等于^mV。Isubtl是Ves = Vth, ff/L = 1条件下获得的特定电流，T为环境温度。Vthtl是衬底偏压为“0”时的阈值电压，Vsb为源体偏置， 2ΦΡ为表面势。如公式一所示，自适应切断管限漏流的原理是亚阈值区域漏源电流随着Ves和晶体管的阈值电压的差(器件过驱动电压)呈指数级变化。假定初始条件下Q = “0”和
“ 1 ”。为了把“0”写入节点& ;位线BL和位线i被分别置为“ 1 ”和“0”。字线WL和WffL变为高电平，晶体管N3-N6开启，节点&放电至“0”电位，晶体管P2开启，晶体管N2关断。相应的，Q被充电到“1”电位。需要注意的是，在该瞬时操作过程中W的Ves逐渐增加。最终， 由于m处于导通状态，QL点电位降低到与。点电位相同(参见图1)，这使得晶体管P3的源端与3端在电学上接通，即写操作完成瞬间P3的栅源电压等于“0”，P3转换到关断状态， 如图8所示。公式二指出，若晶体管的源体(源相对于体内)电压不等于“0”(VSB Φ 0)，则 Ids一 >lF,/4=。。亦即，该存储单元在写操作瞬间正常工作。一旦写操作完成，P3的漏、源电流就随着IvthIra的增长呈指数级降低。与此同时，P4的Ves从“0”变为一个正值，根据公式一 P4的漏-源电流也随Ves的增加呈指数级降低，对于PMOS晶体管开启状态要求Ves < Vthp,其中 Vgs <0，Vthp <0。图9所示的模拟结果表明，在读操作和静态操作期间，QL和@中哪一个会升高到正电压AV(AV’ )取决于储存单元中存储的信息。根据公式一和公式二，考虑到QL和 ；! 的电位对晶体管m、N2、P3和Ρ4的Ves、VSB、|Vth|的影响，流经存储单元的泄漏电流将随着 QL和③电位的变化显著降低。模拟结果表明，在读操作和静态操作期间由于Idvflrfl的增加导致的漏电流的减少大于晶体管并联的影响。因此，在本发明提出的方案中，读操作和静态操作中的漏电流得到显著降低。作为自适应切断管，PMOS管P3和P4可以根据存储电路的瞬态操作动态调整运行状态进行限漏电流操作。需要注意的是，在本发明的自适应限漏流操作过程中，既无需额外附加辅助开关管帮助系统进入泄漏电流关断模式也没有在位线上引入额外的负载，本发明设计的亚阈值存储单元在获得泄漏电流性能提升的同时，动态功耗和读取时间无任何损耗。亦即，本发明提出的亚阈值存储单元在不增加动态功耗和不降低性能的前提下，实现了动态操作和静态操作中泄漏功耗的同时降低。 为公平的考察本设计存储单元的低功耗特性，本发明在相同工艺条件下实现了 C. IkJoon等人发表在IEEE中的一款参考IOT设计和J. P. Kulkarni等人发表在IEEE中的一款参考ST的设计。考虑到本发明设计的字线信号由一个额外的电源提供，本发明比较的存储单元电流消耗是指通过电源电压Vdd的电流和位线BL和瓦电流之和。图10显示了参考10T、参考ST和本设计的存储单元的静态漏电流和动态有效电流在考虑工艺偏差和器件失配条件下的分布情况。首先，本设计的静态漏电流平均值分别比参考IOT和ST存储单元的静态漏电流平均值小9. 0%和55. 59%。其次，参考IOT和ST存储单元动态有效电流的平均电流分别为592. 845pA和224. 567pA，而本设计的存储单元在200mV时动态有效电流为 154. 619pA，明显小于参考文献中存储单元的消耗电流。这充分证明了相比于参考IOT的存储单元仅仅能减少静态漏电流，本设计能够同时减少动态操作和静态操作时的漏电流。需要注意的是，与参考的IOT和ST存储单元相比，本发明设计显示出下列特点(1)静态操作时漏电流的标准差分别减少了 90.0%和30. 38% ； (2)动态操作时漏电流的标准差分别减少了 21. 11%和58. 78%。这说明，同样是亚阈值存储单元设计，本发明设计具有更好的工艺鲁棒性。
权利要求
1. 一种带自适应漏电流切断机制的存储单元电路，其特征在于设有四个PMOS管 Pl P4及八个NMOS管m N8，所述晶体管构成双端读写的亚阈值存储单元电路，所述存储单元电路连接在位线BL与位线瓦之间；其中，四个PMOS管的体端与电源电压Vdd连接，八个NMOS管的体端接地；NMOS管附的漏端和栅端分别与PMOS管Pl的漏端和栅端连接在一起，组成第一反相器；NMOS管N2的漏端和栅端分别与PMOS管P2的漏端和栅端连接在一起，组成第二反相器；第一反相器与第二反相器连接成交叉耦合=NMOS管m栅端、PMOS管Pl的栅端、NMOS管N2的漏端以及PMOS 管P2的漏端相连接，NMOS管m的漏端、PMOS管Pl的漏端、NMOS管N2的栅端以及PMOS管 P2的栅端相连接；PMOS管P1、P2的源端与电源电压Vdd连接，NMOS管m的源端与PMOS管 P3的源端连接，PMOS管P3的漏端接地，栅端与NMOS管附的漏端及PMOS管Pl的漏端连接；NMOS管N2的源端与PMOS管P4的源端连接，PMOS管P4的漏端接地，栅端与NMOS管N2 及PMOS管P2的漏端连接；NMOS管附的栅端及PMOS管Pl的栅端通过NMOS管N3与NMOS管N7的漏端连接当 NMOS管附及PMOS管Pl的栅端电位高于NMOS管N7漏端的电位时，NMOS管N3与NMOS管 Nl及PMOS管Pl的栅端连接的一端为漏端，反之则为源端；NMOS管N7的源端接地，栅端与 NMOS管m及PMOS管Pl的漏端连接；NMOS管N7的漏端还通过NMOS管N5与位线BL连接， 当NMOS管N7的漏端电压高于位线BL的电压时，NMOS管N5与NMOS管N7漏端连接的一端为漏端，反之则为源端；NMOS管N2的栅端及PMOS管P2的栅端通过NMOS管N4与NMOS管N8的漏端连接，当 NMOS管N2及PMOS管P2的栅端的电位高于NMOS管N8漏端的电位时，NMOS管N4与NMOS 管N2及PMOS管P2的栅端连接的一端为漏端，反之则为源端；NMOS管N8的源端接地，栅端与NMOS管N2及PMOS管P2的漏端连接；NMOS管N8的漏端通过NMOS管N6与位线远连接， 当NMOS管N8的漏端电压高于位线瓦的电压时，NMOS管N6与NMOS管N8漏端连接的一端为漏端，反之则为源端；匪OS管N3、N4的栅端与写字线WffL连接，匪OS管N5、N6的栅端与字线札连接。
全文摘要
一种带自适应漏电流切断机制的存储单元电路，为双端读写的亚阈值存储单元电路，电路包括第一反相器和第二反相器，两个反相器连接成交叉耦合，两个反相器通过平衡管连接在互补的位线之间，平衡管的栅端连接增强字线。本发明克服现有技术的缺陷，提供一种低功耗、高鲁棒性的亚阈值存储单元电路，能够在保证系统在不增加动态功耗和不降低性能的前提下，实现动态操作和静态操作中泄漏功耗的同时降低，平衡存储单元的各项指标，使系统性能最优化。
文档编号G11C11/56GK102176323SQ20101062269
公开日2011年9月7日 申请日期2010年12月31日 优先权日2010年12月31日
发明者仇名强, 吴秀龙, 朱贾峰, 杨军, 柏娜 申请人:东南大学