专利名称：一种sdram桥接电路的制作方法
技术领域：
本发明涉及同步动态随机存取存储器的访问控制。
背景技术：
同步动态随机存取存储器(SDRAM)广泛应用于各种电子产品，同时也在不断的更新换代。至今为止,大量商用的历代产品有SDRAM、DDR SDRAM、DDR2SDRAM和DDR3SDRAM (DDR 的全称为Double Data Rate，意即双数据速率)。比较早期的SDRAM已经退出主流甚至停产，越来越多的产品使用新一代的存储器如DDR3SDRAM。SDRAM接受SDRAM控制器的访问，DDR/DDR2/DDR3 SDRAM接受控制器和 PHY(Physical hterface，物理层接口)的访问，实现数据存取。每一代存储器都只能与对应的控制器或PHY进行物理连接，各代之间不能通用，比如SDRAM只能连接SDRAM控制器， 不能连接DDR3PHY。需要外挂存储器的芯片，一般通过集成相应的存储控制器或PHY，实现对存储器的访问。当存储器更新换代时，原有的存储控制器或PHY也面临更换问题，而更换控制器或 PHY就需要更换或重新开发芯片。对现有芯片更换或修改集成新的PHY时，会“牵一发而动全身”，导致电路改动量大，开发周期长，费用高昂，且不能与原有系统兼容。比如需要把外挂SDRAM的中央处理器 CPU更换为外挂DDR3SDRAM的CPU时，操作系统也面临更换，软件全部重新开发；当芯片规模庞大，重新开发时整体工作量巨大，费用高昂。
发明内容
本发明的目的是提供能够解决上述问题的方案。为实现上述目的，本发明提供了一种SDRAM桥接电路。该电路包括第一模块，第二模块和PHY模块；其中，第一模块解析控制器送来的SDRAM访问命令，第二模块把SDRAM访问命令转换为PHY模块可接受的命令，PHY模块利用所述PHY模块可接受的命令访问存储器，其中存储器和控制器具有不同的SDRAM类型。本发明通过设计一种SDRAM桥接电路，可以让SDRAM控制器通过该桥接电路，实现对DDR3SDRAM的访问，进行数据存取；相比更换或重新开发集成SDRAM控制器的芯片，电路改动小，开发周期短，成本低，而且与原有系统很好的兼容。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。附图中图1为本发明实施例的SDRAM桥接电路的示意图；图2示意了第一模块110的接口信号情况；图3示意了第二模块120进行转换的示意图；图4是SDRAM读取数据转接示意图5是SDRAM写入数据转接示意图；图6是一对一转接的情况下的示意图；图7是写入命令处理占用时间过长影响到下一个读取命令的转接的示意图；图8是一对二转接的情况下的示意图；图9示意了利用两套PHY转接进行读写的示意图；图10是状态转移表；图11是增大位宽降低BL减少数据传输时间；图12是减少位宽增大BL的示意图；图13为本发明另一实施例的SDRAM桥接电路的示意图。
具体实施例方式图1为本发明实施例的SDRAM桥接电路的示意图。如图1所示，SDRAM桥接电路包括第一模块110，第二模块120和DDR3物理接口(下称PHY)模块130。三个模块共同实现将SDRAM控制器访问命令转换为存取DDR3SDRAM存储器的过程。第一模块110，也可称为SDRAM访问命令解析与数据收发模块，负责解析SDRAM控制器送来的访问命令，和外部SDRAM控制器之间的信号收发。具体地说，模块110解析访问命令，并且将解析后的访问命令和待写入的数据送给命令与数据转换模块120 ；同时，接收第二模块120送来的读出数据，并且将之发送给外部SDRAM控制器。第二模块120，也可称为命令与数据转换模块，负责把SDRAM访问命令与数据转换为DDR3 PHY可接受的格式和时序。具体地说，命令与数据转换模块120把SDRAM的访问命令和写入数据，转换为DDR3 PHY的格式和时序，送给DDR3 PHY模块130 ；同时，接收DDR3 PHY模块130送来的读取数据，转换为SDRAM控制器的数据格式与时序，送给SDRAM访问命令解析与数据收发模块110。DDR3 PHY模块130集成DDR3 PHY，负责控制DDR3 SDRAM存储器。具体地说，接收第二模块120送来的命令和写入数据，送给外部DDR3 SDRAM存储器；同时接收从外部DDR3 SDRAM存储器读取的数据，发送给第二模块120。根据应用场景不同，DDR3 PHY模块130可集成一个或多个。在图中，DDR3 PHY模块130分为一套DDR3 PHY和二套DDR3 PHY(还包括内部缓存)两种应用情况。图2示意了第一模块110的接口信号情况。如图2所示，第一模块110根据SDRAM 控制器送来的同步随路时钟CLK，对所有来自SDRAM控制器的接收信号进行输入采样，对送给SDRAM控制器的发送信号进行输出并且为SDRAM控制器准备从DDR3 SDRAM存储器读取的数据。来自SDRAM控制器的信号包括SDRAM控制信号CKE、CS#、WE#, CAS#、RAS#,地址信号Α、ΒΑ,数据IO屏蔽信号DQM，数据信号是DQ (写入/读出)。CKE是片内时钟使能信号， CS#禁止或使能CLK、CKE和DQM外的所有输入信号。WE#是写使能信号。CAS#、RAS#分别是列和行地址锁存信号。地址信号A是地址总线，BA是组地址选择。DQM在读模式下控制输出缓冲，在写模式下屏蔽输入数据。第一模块110将上述控制信号根据SDRAM真值表进行命令解析，转换为SDRAM访问命令，即 ACTIVE (激活行)、READ (读)、WRITE (写)、PRECHARGE (预充电)、REFRESH(刷新)命令信号。转换后的命令信号送给第二模块120。另外，写入和读出的数据总线也做了分离。图3示意了第二模块120进行转换的示意图。如图3所示，第二模块120负责 SDRAM访问命令、数据与DDR3 PHY单元之间的转换。在一个例子中，根据第二模块120的工作时钟和SDRAM控制器送来的同步随路时钟CLK之间的相位关系，将访问命令ACTIVE、 READ、WRITE、PRECHARGE、REFRESH转换为DDR3PHY命令信号，同时转换相关的数据。第二模块的工作时钟是DDR3 PHY单元规定的接口时钟，可以通过采集SDRAM控制器送来的同步随路时钟CLK的跳变沿来确定二者之间的相位关系，以确保数据采集的正确性。一般情况下， PHY单元规定的接口时钟具有高于同步随路时钟的频率。DDR3 PHY单元是提供存储控制器和DDR3存储器设备之间的连接性的IP(知识产权模块)。PHY单元在存储器接口侧提供标准DDR PHY接口总线，在本地侧提供内部总线接口。内部总线接口定义了 DDR3 PHY和相应的DDR3 SDRAM控制器之间的信号、时序。在本发明中，SDRAM控制器发出各种访问命令，SDRAM桥接电路正确解析和转换访问命令，实现数据正确写入DDR3 SDRAM存储器和从其中读出。图4是SDRAM读取数据转接示意图。当SDRAM控制器发起读操作请求时，SDRAM 桥接电路中的第一模块和第二模块将读操作请求转换为对DDR3 SDRAM的逻辑读取命令， DDR3 PHY模块依据该逻辑读取命令读取DDR3 SDRAM。在本发明实施例中，第二模块120接收DDR3 PHY模块所送来的所读取DDR3 SDRAM的数据；然后，第一模块110送出读取数据给 SDRAM控制器，完成读取过程。在一个例子中，第二模块在约定的DDR3侧CL (CAS latency, 列地址选通脉冲延迟，大约6-7个PHY时钟)时间内完成读取DDR3 SDRAM;第一模块在自读取命令起的约定的控制器侧CL ( 一般为2、3个时钟)时间内将读取数据送给SDRAM控制
ο图5是SDRAM写入数据转接示意图。当SDRAM控制器发起写操作请求时，SDRAM桥接电路将写操作请求转换为DDR3 SDRAM的写命令。此外，在突发模式下，SDRAM桥接电路通常要接收到完整或部分写入数据，才能送给DDR3 PHY模块，然后写入DDR3 SDRAM。因此，写入DDR3 SDRAM数据完成的时间，可能要比常规的SDRAM写入过程时间长，占用了 SDRAM控制器写入命令后的一部分时间。当SDRAM控制器发起写入数据，接着又发起读取数据时，根据写入DDR3SDRAM命令处理占用时间是否会影响到SDRAM读取命令转接，可以产生如下两种转接方式(1) 一对一转接；( 一对二转接。图6是一对一转接的情况下的示意图。当写入DDR3 SDRAM命令处理占用时间不会影响到SDRAM控制器的下一个读取命令的转接时，采用一套DDR3 PHY外挂DDR3 SDRAM 就能完成SDRAM控制器访问转接。此时，SDRAM控制器发出写入数据命令后，一定会间隔足够的时间再发起读取命令。在另一种情况下，如果SDRAM控制器的读取地址可以预测，就可以提前读取DDR3 SDRAM数据，将其存放在PHY模块中的缓存准备好。当PHY模块向DDR3 SDRAM写数据的同时，PHY模块基于读请求将缓存中存放的数据通过第二模块120、第一模块110发送给SDRAM控制器。具体地说，第二模块120把第一模块110送来的命令和数据，转换为DDR3PHY的命令信号格式和时序，送给DDR 3PHY模块130，同时接收DDR3 PHY模块130送来的读取数据，转换为SDRAM控制器的格式和时序，送给第一模块110。若写入DDR3 SDRAM命令处理占用时间过长，会影响到SDRAM控制器的下一个读取命令的转接(参见图7)。此时，采用二套DDR3 PHY外挂DDR3 SDRAM和内部缓存结合操作， 完成SDRAM控制器访问转接。图8是一对二转接的情况下的示意图。如图8所示，PHY模块130包括二套DDR3 PHY单元(分别记为1# PHY、2# PHY)。1#和2#PHY单元都外接DDR3SDRAM存储器(分别记为1# DDR3、2# DDR3)。1#、姊二套DDR3的写入数据需要做镜像同步。PHY模块130还包括内部缓存。内部缓存总是写入最近的一次写操作所要求写入的数据。1# PHY、2# PHY 二套转接轮流进行转接操作，内部缓存仅在读地址与最近的写地址相同时才启用来完成数据的读出，组合起来完成SDRAM控制器访问转接。当SDRAM控制器写入数据时，假设1# PHY先进行写入，同时写入内部缓存，2# PHY 待命，随时准备受理SDRAM控制器发出的读取命令。如果此时(即写入1# PHY的同时)， SDRAM控制器发起读操作命令，如果读和写的地址不同，由2#PHY负责完成数据读出；如果读和写的地址相同，则内部缓存读出之前缓存的数据。当1#PHY写入完成后，将写入1#PHY 的数据写入^ ΡΗΥ，以保持二套PHY单元写入存储器的数据同步镜像。这样避免了读取转接失败。图9示意了利用两套PHY转接进行读写的示意图。正常工作期间，如果读取地址与最近的写地址不同，1# PHY和2# PHY中哪一套空闲就进行读取，如果二套都空闲则任意选择一套；如果读地址与最近的写地址相同，则读取内部缓存。在一个例子中，第二模块120采用状态机来控制不同PHY及其相连的DDR3SDRAM 的操作。图10是状态转移表。如图所示，当第二模块复位或状态机从其他状态进入空闲 IDLE状态时，第二模块根据第一模块送来的写入、读取命令不同，对状态机进行不同的状态跳转。1)当第一模块110送来写入操作〈WRITE n> (写η)时(η为地址)，选择1#ΡΗΥ对其相连的1#DDR3进行写入操作(图中标记100)，同时写入数据存入内部缓存(图中标记 101)；2)当1# PHY的写入操作〈WRITE n> (写η)还没有完成时，第一模块110就送来读出操作时〈READ m>(读m，即读取地址与写入地址不同)，启动读取姊PHY相连的姊 DDR3(图中标记102)，进行读取转接；3)2# DDR3读取转接完成后，进行姊DDR3的数据写入(图中标记10 ，将写入1# DDR3的内容写入2# DDR3，即完成1#、2# DDR3的写入数据镜像同步；写入完成后(图中标记106)，进入IDLE状态；4)当1# DDR3的写入操作〈WRITE n> (写η)还没有完成时，第一模块110就送来读出操作〈READ n>(读n)(即读取地址与写入地址相同)时，启动读取内部缓存(图中标记10 ，进行读取转接；完成读取后，进入^fflDR3的数据写入(图中105)，完成1#、2# 二套 DDR3的写入数据镜像同步；5)当1# DDR3的写入操作〈WRITE n> (写η)完成时还没有接收到第一模块110送来的读取命令，进行^DDR3数据写入(图中标记104)，即完成1#、姊二套DDR3的写入数据镜像同步；写入完成后(图中标记106)，进入空闲<IDLE>状态。 根据SDRAM访问速率，第二模块选择突发传输周期值和位宽，以应对不同的需求。
在一个实施例中，可以增大DDR3 SDRAM存储器侧的位宽、减小BL (突发传输周期) 值，来减少数据传输时间，使读取数据转接获得更多的处理时间，正确完成转接。图11是增大位宽降低BL减少数据传输时间。如图11所示，例如，SDRAM控制器数据位宽8比特位宽、突发长度BL = 8,CL = 3、时钟频率100MHz，即从SDRAM控制器的READ 命令到送回数据有30ns时间。DDR3 SDRAM侧采取时钟速率800MHz，CL = 10。如果BL = 8，不能够在SDRAM控制器要求的30ns内完成转接，需要把第二模块和PHY模块的位宽增大为16比特、BL降低为4，减少了数据传输时间，就能够在30ns内完成转接，且总的数据比特数相同，正确实现。这种做法适用于SDRAM访问速率较高的场景。在另一个实施例中，在满足转接时间的情况下，减小DDR3 SDRAM存储器的位宽，增加BL值，降低成本。图12是减少位宽增大BL的示意图。例如，SDRAM控制器数据位宽32 比特位宽、BL = 4、CL = 3、时钟频率50MHz，即从SDRAM控制器的READ命令到送回数据有 60ns时间，DDR3侧采取时钟速率400MHz，CL = 6，把位宽减半为16比特、BL增大为8，加上命令转换与数据传输时间，仍然能够在SDRAM控制器要求的60ns内完成转接，且总的数据比特(bit)数相同，正确实现，降低了成本。这种做法适用于SDRAM访问速率较低的场景。图13为本发明另一实施例的SDRAM桥接电路的示意图。如图13所示，SDRAM桥接电路包括第三模块220和DDR3 PHY模块130。与图1所示的SDRAM桥接电路相比，第一模块110和第二模块120由一个第三模块220代替。在第三模块220，提供了与SDRAM随路时钟同步的工作时钟和使能脉冲，在使能脉冲的控制下用该工作时钟采集SDRAM控制器信号，而不直接使用SDRAM同步时钟。第三模块220解析SDRAM控制器送来的访问命令，并且完成与外部SDRAM控制器之间的信号收发。具体地说，第三模块220在高频时钟的控制下解析访问命令，并且将解析后的访问命令和待写入的数据转换为DDR3 PHY可接受的格式和时序。DDR3 PHY模块130接收第三模块220送来的命令和写入数据，送给外部DDR3 SDRAM 存储器；同时接收从外部DDR3 SDRAM存储器读取的数据，发送给第三模块220。本发明除上述列举的SDRAM转接DDR3 SDRAM的桥接方法以外，在满足转接时间的情况下，同样适用于SDRAM转接至DDR2 SDRAM,DDR SDRAM转接至DDR2 SDRAM,DDR SDRAM转接至DDR3 SDRAM的桥接。只要SDRAM控制器或DDRPHY送出的访问命令转换给DDR2/DDR3 PHY 有足够的时间相应的访问 DDR2/DDR3 SDRAM、DDR2/DDR3 PHY 读取 DDR2/DDR3 SDRAM 数据能在SDRAM控制器/DDR PHY约定的CL时间内送回，就能正确的实现桥接。本发明通过设计一种SDRAM桥接电路，可以让SDRAM控制器通过该桥接电路，实现对DDR3 SDRAM的访问，进行数据存取；相比更换或重新开发集成SDRAM控制器的芯片，电路改动小，开发周期短，成本低，而且与原有系统很好的兼容。以上所述的具体实施方式
，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式
而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种SDRAM桥接电路，其特征在于包括第一模块，第二模块和PHY模块；其中，第一模块解析控制器送来的SDRAM访问命令，第二模块把SDRAM访问命令转换为PHY模块可接受的命令，PHY模块利用所述PHY模块可接受的命令访问存储器，其中存储器和控制器具有不同的SDRAM类型。
2.如权利要求1所述的SDRAM桥接电路，其特征在于第一模块在控制器的随路时钟控制下工作，第二模块在PHY模块规定的接口时钟的控制下工作。
3.如权利要求1所述的SDRAM桥接电路，其特征在于第一模块和第二模块合并为第三模块，第三模块在与控制器的随路时钟同步的工作时钟的控制下解析访问命令，并且将解析后的访问命令转换为DDR3PHY可接受的命令。
4.如权利要求1-3之一所述的SDRAM桥接电路，其特征在于第一模块将上述控制信号根据真值表进行命令解析。
5.如权利要求1-3之一所述的SDRAM桥接电路，其特征在于PHY模块包括第一PHY单兀。
6.如权利要求5所述的SDRAM桥接电路，其特征在于PHY模块包括至少一个第二PHY 单元和缓存电路，所述第二模块从第一 PHY单元和所述至少一个第二 PHY单元中选择一个 PHY单元进行转接。
7.如权利要求6所述的SDRAM桥接电路，其特征在于第二模块包括状态机，第二模块依据状态机协调第一 PHY单元和第二 PHY单元的工作。
8.如权利要求7所述的SDRAM桥接电路，其特征在于当第二模块接收到写入操作的 SDRAM访问命令时，选择第一 PHY单元进行写入操作，同时写入数据存入内部缓存；当第二模块接收到读取地址和写入地址不同的读取操作的SDRAM访问命令且所述写入操作还没有完成时，选择第二 PHY单元进行读取操作。
9.如权利要求7所述的SDRAM桥接电路，其特征在于当第二模块接收到写入操作的 SDRAM访问命令时，选择第一 PHY单元进行写入操作，同时写入数据存入内部缓存；当第二模块接收到读取地址和写入地址相同的读取操作的SDRAM访问命令且所述写入操作还没有完成时，启动读取内部缓存；并且在完成读取后，内部缓存中的数据写入第二 PHY单元。
10.如权利要求1-3之一所述的SDRAM桥接电路，其特征在于根据SDRAM访问速率，第二模块选择突发传输周期值和位宽。
11.如权利要求1-3之一所述的SDRAM桥接电路，其特征在于控制器是SDRAM控制器或 DDR PHY 器件，存储器是 DDR2 SDRAM 或 DDR3 SDRAM。
全文摘要
本发明涉及一种SDRAM桥接电路。该电路包括第一模块，第二模块和PHY模块；其中，第一模块解析控制器送来的SDRAM访问命令，第二模块把SDRAM访问命令转换为PHY模块可接受的命令，PHY模块利用所述PHY模块可接受的命令访问存储器，其中存储器和控制器具有不同的SDRAM类型。本发明可以让SDRAM控制器通过该桥接电路，实现对DDR3 SDRAM的访问，进行数据存取；相比更换或重新开发集成SDRAM控制器的芯片，电路改动小，开发周期短，成本低，而且与原有系统很好的兼容。
文档编号G11C11/4063GK102522113SQ201110302138
公开日2012年6月27日 申请日期2011年9月28日 优先权日2011年9月28日
发明者王斐昊, 魏先锋 申请人:华为技术有限公司