相变存储器与开关（pcms）写错误检测的制作方法
【专利摘要】描述了涉及PCMS（相变存储器与开关）写错误检测的方法和设备。在一个实施例中，第一存储单元存储单个位以指示与一个或多个PCMS装置的任何PCMS装置中写操作相对应的错误是否已发生。此外，一个或多个存储单元各自存储多个位以指示与写操作相对应的错误是否已在一个或多个PCMS装置的多个分区的分区中发生。还公开并要求保护其它实施例。
【专利说明】相变存储器与开关(PCMS)写错误检测
[0001]
【技术领域】
[0002]本公开一般涉及电子学领域。更具体而言，本发明的一些实施例一般涉及PCMS(相变存储器与开关)写错误检测。
【背景技术】
[0003]由于在处理器中处理能力得以增强，一个关注是存储器可以被处理器访问的速度。例如，为了处理数 据，处理器可能需要首先从存储器中取数据。在完成数据处理之后，结果可能需要被存储在存储器中。因此，存储器速度能够对整体系统性能有直接影响。
[0004]另一个重要考虑是功耗。例如，在依靠电池电力的移动计算装置中，降低功耗以允许该装置在移动时工作是极为重要的。功耗对于非移动计算装置也是重要的，因为过量功耗可以增加成本(例如由于额外的功率使用、增加冷却要求等)、缩短组件寿命、限制装置可以被使用的位置等。
[0005]硬盘驱动器提供相对低成本的存储方案，并且被用在很多计算装置中以提供非易失性存储。但是，盘驱动器在与闪速存储器相比时使用许多功率，因为盘驱动器需要以相对高的速度旋转它的盘，并且相对于旋转盘移动盘头以读/写数据。所有这个物理运动生成热量并且增加功耗。为此，一些更高端移动装置正在移往非易失性的闪速存储器装置。但是，闪速存储器具有若干缺点，包括例如改变位状态的相对大的电压电平要求、由于要求电荷泵斜升而引起的写时间中的延迟、必需每次擦除一块单元，等等。
【专利附图】
【附图说明】
[0006]参考附图提供详细描述。在图中，参考标号的最左数字标识该参考标号首次出现的图。不同图中相同参考标号的使用指示相似或者相同项目。
[0007]图1、4和5示出了可以用来实施本文中论述的各个实施例的计算系统的实施例的框图。
[0008]图2示出了根据一个实施例的定时图。
[0009]图3示出了根据一些实施例的状态寄存器的内容。
【具体实施方式】
[0010]在以下描述中，阐述了许多特定细节以便提供对各个实施例的透彻理解。但是，本发明的各个实施例可以在没有这些特定细节的情况下实践。在其它实例中，众所周知的方法、过程、组件和电路没有被详细描述以免混淆本发明的具体实施例。此外，本发明实施例的各个方面可以使用例如以下的各种部件来实现:集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)或者硬件和软件的某个组合。为了这个公开的目的，对“逻辑”的引用将意味硬件、软件或其某个组合。[0011]相变存储器与开关(PCMS)是另一类型的非易失性存储器，其在与闪速存储器装置相比时可以提供更高性能和/或持久性。例如，PCMS允许单个位在不需要首先擦除整块单元的情况下被改变，PCMS结构可以更慢地降级，PCMS数据状态可以被保持相对更长的时段，并且PCMS更加可扩缩。
[0012]一些实施例涉及PCMS装置中的有效写错误检测。但是，本文中论述的实施例不限于PCMS，并且可以被应用到任何类型的写到位非易失性存储器，例如相变存储器(PCM)。因此，术语“PCMS”和“PCM”在本文中可以是可互换的。此外，PCMS可以被用在计算平台中作为具有高容量的存储器或存储子系统。每个PCMS装置可以包括多个分区，并且可以存在并行发给这些多个分区的多个写操作。如果写操作中的任何一个失败，则该失败需要被有效地处理以降低等待时间和/或改进性能。为此，一个实施例通过允许PCMS控制器快速地确定写失败的源并且采取纠正动作来改进该控制器的效率。
[0013]此外，本文中论述的存储器技术可以被提供于各种计算系统(例如，包括智能电话、平板、便携式游戏控制台、超级移动个人计算机(UMPC)等)，比如参考图1-5论述的那些。更具体而言，图1示出了根据本发明实施例的计算系统100的框图。系统100可以包括一个或多个处理器102-1到102-N (本文中一般称为“处理器102”)。处理器102可以通过互连或者总线104通信。每个处理器可以包括各种组件，为清楚起见，仅参考处理器102-1论述其中的一些。因此，剩余的处理器102-2到102-N中的每个可以包括参考处理器102-1论述的相同或相似组件。
[0014]在一个实施例中，处理器102-1可以包括一个或多个处理器核106-1到106-M(本文中称为“核106”)、高速缓存108 (其在各个实施例中可以是共享高速缓存或者专用高速缓存)和/或路由器110。处理器核106可以被实施在单个集成电路(IC)芯片上。此外，该芯片可以包括一个或多个共享和/或专用高速缓存(例如高速缓存108 )、总线和/或互连(例如总线或者互连112)、存储器控制器(例如参考图4-5论述的那些)或者其它组件。
[0015]在一个实施例中，路由器110可以被用来在系统100和/或处理器102-1的多个组件间通信。此外，处理器102-1可以包括多于一个路由器110。此外，多数路由器110可以进行通信以在处理器102-1内部或者外部的各个组件间实现数据路由。
[0016]高速缓存108可以存储被处理器102-1的一个或多个组件(例如核106)使用的数据(例如包括指令)。例如，高速缓存108可以在本地缓存存储器114中存储的数据用于由处理器102的组件更快访问。如图1中所示，存储器114可以通过互连104与处理器102通信。在一个实施例中，高速缓存108 (其可以被共享)可以具有各个级，例如，高速缓存108可以是中级高速缓存和/或末级高速缓存(LLC)。此外，核106中的每个可以包括一级(LI)高速缓存(116-1)(本文中一般被称为“LI高速缓存116”)。处理器102-1的各个组件可以与高速缓存108直接地、通过总线(例如总线112)和/或存储器控制器或者集线器通信。
[0017]如图1中所示，存储器114可以通过存储器控制器120耦合到系统100的其它组件。在一些实施例中，存储器114可以包括非易失性存储器，例如PCMS存储器。尽管存储器控制器120被示出为耦合在互连102和存储器114之间，但是存储器控制器120可以位于系统100中别的地方。例如，在一些实施例中，存储器控制器120或者它的部分可以设置在处理器102之一内。此外，在一些实施例中，系统100可以包括逻辑(例如PCMS控制器逻辑125)用于以最优方式向存储器114发出读或写请求。[0018]图2示出了根据一个实施例的定时图200。如图2中所示，警报(错误)针(pin)在写失败时在确定性延迟之后被声明。在图2中，CLK/CLK#指的是时钟信号(其中，tIS指的是时钟的建立时间，tCK指的是时钟周期，tCH指的是高时钟，tCL指的是低时钟，CKE指的是时钟使能(其中，tIS指的是时钟的建立时间，tIH指的是从elk边缘的保持时间，tALRT_INACTIVE指的是假设写被完成时的确定性时间，并且DQ指的是输出针(其中，BO-B15指的是数据的字节0-15)。
[0019]图3示出了根据一些实施例的状态寄存器300的内容。如图所示，第一状态寄存器(SR) O可以包括单个位来指示写失败是否已发生。此外，在“O”指示无写失败并且“ I ”指示写失败时，取决于实施方式，也可以使用相同指示符的颠倒。此外，取决于实施方式，图3中示出的寄存器可以被实施为单独的寄存器、单个寄存器的部分、高速缓存(例如高速缓存116和/或108)中的存储单元、专用存储器内的存储单元、共享存储器装置(例如存储器114)内的存储单元等。
[0020]此外，一个或多个状态寄存器(例如SRl和SR2)可以各自具有多个位以指示PCMS集成电路(IC)管芯或者PCMS装置的分区中写失败的分区地址。尽管对于SRl和SR2示出了 8个位，但是取决于分区的数量，可以使用更多或更少的位。此外，当在SRl和SR2中“O”指示无写失败并且“I”指示写失败时，取决于实施方式，也可以使用相同指示符的颠倒。
[0021]如参考图2-3所论述的，一些实施例允许跨一个或多个PCMS管芯的大量PCMS分区被同时写。PCMS控制器(例如逻辑125)可以基于确定性的错误针的声明确定是否存在任何写失败。在一个实施例中，PCMS控制器可以被允许对该针解除声明。这是重要的，因为在各个实施例中一个PCMS控制器125可以操作多个PCMS装置。
[0022]因此，在一些实施例中，PCMS管芯(具有多个PCMS装置和/或分区)共享具有外部上拉的单个开漏警报(错误)，其可以在写(程序失败)时在确定性的时间被管芯PCMS装置/分区声明，例如参考图3论述的。针可以保持被声明直到被PCMS控制器125指示为被解除声明。状态寄存器(例如参考图3论述的那些)包括指示写失败的错误位，并且也包括失败的写操作的分区地址。PCMS控制器125将具有对错误位写的能力以便清除它，这引起警报(错误)针在内部被解除声明。
[0023]此外，在多个PCMS被用于平台中时，警报(错误)针可以在所有PCMS管芯/装置之中被共享(例如被逻辑或)。在任何写失败时，PCMS管芯/装置声明警报针向PCMS控制器125指示已发生写操作失败。这帮助PCMS控制器125不必继续保持轮询读状态寄存器或者PCMS阵列存储单元来确定是否已经成功进行写操作。此外，可能每个分区仅允许存在一个写操作，因此通过指示分区失败(例如按图3的SRl或者SR2)，PCMS控制器125可以确定哪个写操作已经失败。在每个管芯多个失败(例如跨多个分区)的情况下，所有失败可以在PCMS状态寄存器I和2 (即图3中的SRl和SR2)中指示。PCMS控制器125可以通过将O写到状态寄存器O (即图3中的SR0)的位O来对警报针解除声明，并且可以清除状态寄存器I和2。如果多个管芯已经声明警报针，那么写具有失败的每个PCMS管芯的每个状态寄存器的位O以将警报针解除声明。此外，警报针声明可以在发出写命令之后在确定性时间间隔上发生，如图2中所示。
[0024]另外，各个实施例提供开漏错误针，其一旦被声明将保持被声明，其中关于一个或多个写操作错误的细节在一个或多个状态寄存器中表示，并且PCMS控制器125具有在多PCMS装置平台中按每个PCMS装置对错误针解除声明的能力。因此，一些实施例利用单个PCMS控制器来操作多个PCMS装置并且检测写错误。这个结合有PCMS存储器的高写带宽和扩缩性的特征降低或者消除了 PCMS控制器上牺牲性能的高轮询开销。
[0025]图4示出了根据本发明一个实施例的计算系统400的框图。计算系统400可以包括通过互连网络(或者总线)404通信的一个或多个中央处理单元(CPU) 402或者处理器。处理器402可以包括通用处理器、网络处理器(其处理通过计算机网络403传递的数据)、应用处理器(例如蜂窝电话、智能电话等中使用的那些)或者其它类型的处理器(包括精简指令集计算机(RISC)计算机或者复杂指令集计算机(CISC))。各种类型的计算机网络803可以被使用，包括有线网络(例如以太网、千兆比特、光纤等)或者无线网络(例如蜂窝、3G (第三代蜂窝电话技术或者第三代无线格式(UWCC))、4G、低功率嵌入(LPE)等)。此外，处理器402可以具有单核或者多核设计。具有多核设计的处理器402可以集成不同类型的处理器核在相同集成电路(IC)管芯上。此外，具有多核设计的处理器402可以被实施为对称或者不对称多处理器。
[0026]在一个实施例中，处理器402中的一个或多个可以与图1的处理器102相同或者类似。例如，处理器402中的一个或多个可以包括高速缓存108和/或核106中的一个或多个。此外，参考图1-3论述的操作可以被系统400中的一个或多个组件执行。
[0027]芯片集406可以还与互连网络404通信。芯片集406可以包括图形和存储器控制集线器(GMCH) 408。GMCH 408可以包括与存储器114通信的存储器控制器410 (其在一个实施例中可以与图1中的存储器控制器120相同或类似，例如包括逻辑125)。存储器114可以存储数据，包括被CPU 402或者包含在计算系统400中的任何其它装置执行的指令序列。在本发明的一个实施例中，存储器114可以包括一个或多个易失性存储(或者存储器)装置，例如随机存取存储器(RAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、静态RAM (SRAM)或者其它类型的存储装置。可以还使用例如硬盘的非易失性存储器。额外的装置(例如多个CPU和/或多个系统存储器)可以通过互联网络404通信。
[0028]GMCH 408可以还包括图形接口 414，其与图形加速器416通信。在本发明的一个实施例中，图形接口 414可以通过加速图形端口(AGP)与图形加速器416通信。在本发明的一个实施例中，显示器417 (例如平板显示器、触摸屏等)可以通过例如信号变换器与图形接口 414通信，信号变换器将存储在例如视频存储器或者系统存储器的存储装置中的图像的数字表示转换为被显示器解释并显示的显示信号。显示装置产生的显示信号在被显示器417解释并随后在上面显示之前可以通过各个控制装置。
[0029]集线器接口 418可以允许GMCH 408和输入/输出控制集线器(ICH)420通信。ICH420可以提供到与计算系统400通信的I/O装置的接口。ICH 420可以通过例如以下的外围桥(或者控制器)424与总线422通信:外围组件互连(PCI)桥、通用串行总线(USB)控制器或者其它类型的外围桥或者控制器。桥424可以在CPU 402和外围装置间提供数据路径。可以使用其它类型的拓扑。此外，多个总线可以例如通过多个桥或者控制器与ICH 420通信。并且，在本发明的各个实施例中，与ICH 420通信的其它外设可以包括集成驱动器电子(IDE)或者小型计算机系统接口(SCSI)硬驱动器、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如数字视频接口(DVI))或者其它装置。
[0030]总线422可以与音频装置426、一个或多个盘驱动器428以及网络接口装置430(其例如通过有线或者无线接口与计算机网络403通信)通信。如所示，网络接口装置430可以耦合到天线431以无线地(例如通过电气和电子工程师协会(IEEE) 802.11接口(包括IEEE 802.lla/b/g/n等)、蜂窝接口、3G、4G、LPE等)与网络403通信。其它装置可以通过总线422通信。此外，在本发明的一些实施例中，各个组件(例如网络接口装置430)可以与GMCH 408通信。另外，处理器402和GMCH 408可以被组合以形成单个芯片。此外，在本发明的其它实施例中，图形加速器416可以被包含在GMCH 408内。
[0031]此外，计算系统400可以包括易失性和/或非易失性存储器(或者存储装置)。例如，非易失性存储器可以包括以下中的一个或多个:只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、盘驱动器(例如428)、软盘、密致盘ROM(CD-ROM)、数字通用盘(DVD)、闪速存储器、磁光盘或者能够存储电子数据(例如包括指令)的其它类型的非易失性机器可读介质。
[0032]图5示出了根据本发明一个实施例的以点到点(PtP)配置来布置的计算系统500。具体而言，图5示出了其中处理器、存储器和输入/输出装置通过若干点到点接口互连的系统。参考图1-4论述的操作可以被系统500中的一个或多个组件执行。
[0033]如图5中所示，系统500可以包括几个处理器，其中为清晰起见仅示出了两个处理器502和504。处理器502和504可以各自包括本地存储器控制器集线器(MCH)506和508以实现与存储器510和512的通信。存储器510和/或512可以存储各种数据，例如参考图1和/或4的存储器114论述的那些。此外，在一些实施例中，MCH 506和508可以包括图1中的逻辑125和/或存储器控制器120。
[0034]在一个实施例中，处理器502和504可以是参考图4论述的处理器402中的一个。处理器502和504可以通过点到点(PtP)接口 514分别使用PtP接口电路516和518来交换数据。此外，处理器502和504可以各自通过单独的PtP接口 522和524使用点到点接口电路526、528、530和532来与芯片集520交换数据。芯片集520可以还通过高性能图形接口 536例如使用PtP接口电路537来与高性能图形电路534交换数据。如参考图4论述的，在一些实施例中，图形接口 536可以耦合到显示装置(例如显示器417)。
[0035]如图5中所示，图1的高速缓存108和/或核106中的一个或多个可以位于处理器502和504内。但是，本发明的其它实施例可以存在于图5的系统500内的其它电路、逻辑单元或者装置中。此外，本发明的其它实施例可以遍及图5中示出的几个电路、逻辑单元或者装置进行分布。
[0036]芯片集520可以使用PtP接口电路541与总线540通信。总线540可以具有与它通信的一个或多个装置，例如总线桥542和1/0装置543。通过总线544，总线桥543可以与例如以下的其它装置通信:键盘/鼠标545、通信装置546 (例如调制解调器、网络接口装置或者可以例如如参考网络接口装置430论述的，包括通过天线431，与计算机网络403通信的其它通信装置)、音频1/0装置和/或数据存储装置548。数据存储装置548可以存储可以由处理器502和/或504执行的代码549。
[0037]在本发明的各个实施例中，本文中例如参考图1-5论述的操作可以被实施为硬件(例如电路)、软件、固件、微代码或者它们的组合，其可以被作为计算机程序产品来提供，例如包括有形(例如非暂时性)机器可读或者计算机可读介质，机器可读或者计算机可读介质具有存储在其上的用来将计算机编程以执行本文论述的过程的指令(或者软件过程)。此夕卜，术语“逻辑”可以通过示例方式包括软件、硬件或者软件和硬件的组合。机器可读介质可以包括存储装置，例如关于图1-5论述的那些。
[0038]另外，此类有形计算机可读介质可以作为计算机程序产品进行下载，其中程序可以通过通信链路(例如总线、调制解调器或者网络连接)经由数据信号(例如在载波或者其它传播媒介中)从远程计算机(例如服务器)传送到请求计算机(例如客户端)。
[0039]说明书中对“一个实施例”或者“实施例”的引用意味着，结合该实施例描述的特定特征、结构或者特性可以被包含在至少一个实施方式中。短语“在一个实施例中”在说明书中在各个地方的出现可以或者可以不都指同一实施例。
[0040]此外，在说明书和权利要求书中，可以使用术语“耦合”和“连接”连同它们的派生词。在本发明的一些实施例中，“连接”可以用来指示两个或多个元件彼此直接物理或电接触。“耦合”可以意味着两个或多个元件直接物理或电接触。但是，“耦合”可以还意味着，两个或多个元件可以不彼此直接接触，但仍可以彼此协作或交互。
[0041]因此，虽然本发明的实施例已经以对结构特征和/或方法逻辑动作特定的语言进行了描述，但是要理解，所要求保护的主题可以不限于所述的特定特征或动作。而是，这些特定特征和动作被公开为实现所要求保护的主题的示范形式。
【权利要求】
1.一种设备，包括: 相变存储器与开关(PCMS)控制器逻辑，用于控制对一个或多个PCMS装置的访问；第一存储单元，用于存储单个位以指示与所述一个或多个PCMS装置的任何PCMS装置中写操作相对应的错误是否已发生；以及 一个或多个存储单元，用于各自存储多个位以指示与所述写操作相对应的所述错误是否已在所述一个或多个PCMS装置的多个分区的分区中发生。
2.如权利要求1所述的设备，其中，所述一个或多个PCMS装置要在错误针上声明信号以引起所述单个位被更新从而指示所述错误。
3.如权利要求1所述的设备，其中，所述一个或多个PCMS装置的每个要在错误针上声明信号以引起所述一个或多个存储单元的所述多个位之一被更新从而指示所述分区中的错误。
4.如权利要求1所述的设备，其中，所述一个或多个PCMS装置的每个要在错误针上声明信号以引起所述一个或多个存储单元的所述多个位中的至少两个被更新从而指示所述一个或多个PCMS装置的所述分区和另一分区中的错误。
5.如权利要求1所述的设备，其中，所述一个或多个PCMS装置在相同集成电路管芯上。
6.如权利要求1所述的设备，其中，所述PCMS控制器逻辑要更新所述单个位以将所述错误解除声明。
7.如权利要求1所述的设备，其中，所述一个或多个PCMS装置要在错误针上声明信号以指示所述错误，其中所述错误针声明要在写命令被所述PCMS控制器逻辑发出到所述一个或多个PCMS装置之后在确定性时间间隔上发生。
8.如权利要求1所述的设备，其中，所述PCMS控制器逻辑、存储器、所述一个或多个PCMS装置以及处理器核中的一个或多个在相同集成电路管芯上。
9.如权利要求1所述的设备，其中，存储器控制器要包括所述PCMS控制器逻辑。
10.如权利要求1所述的设备，其中，所述第一存储单元要包括状态寄存器。
11.如权利要求1所述的设备，其中，所述一个或多个存储单元要包括一个或多个状态寄存器。
12.—种方法,包括: 在第一存储单元中存储单个位以指示与一个或多个PCMS装置的任何PCMS装置中写操作相对应的错误是否已发生；以及 在一个或多个存储单元的每个中存储多个位以指示与所述写操作相对应的所述错误是否已在所述一个或多个PCMS装置的多个分区的分区中发生。
13.如权利要求12所述的方法，还包括:PCMS控制器逻辑控制对所述一个或多个PCMS装置的访问。
14.如权利要求12所述的方法，还包括:所述一个或多个PCMS装置在错误针上声明信号以引起所述单个位被更新从而指示所述错误。
15.如权利要求12所述的方法，还包括:所述一个或多个PCMS装置在错误针上声明信号以引起所述一个或多个存储单元的所述多个位之一被更新从而指示所述分区中的错误。
16.如权利要求12所述的方法，还包括:所述一个或多个PCMS装置在错误针上声明信号以引起所述一个或多个存储单元的所述多个位中的至少两个被更新从而指示所述一个或多个PCMS装置的所述分区和另一分区中的错误。
17.如权利要求12所述的方法，还包括:更新所述单个位以将所述错误解除声明。
18.如权利要求12所述的方法，还包括:所述一个或多个PCMS装置在错误针上声明信号以指示所述错误，其中所述错误针声明要在写命令被所述PCMS控制器逻辑发出到所述一个或多个PCMS装置之后在确定性时间间隔上发生。
19.如权利要求12所述的方法，其中，所述第一存储单元或者所述一个或多个存储单元要包括一个或多个状态寄存器。
20.—种系统,包括: 一个或多个PCMS装置； 处理器，用于通过PCMS控制器逻辑访问存储在所述一个或多个PCMS装置上的数据；第一存储单元，用于存储单个位以指示与所述一个或多个PCMS装置的任何PCMS装置中写操作相对应的错误是否已发生；以及 一个或多个存储单元，用于各自存储多个位以指示与所述写操作相对应的所述错误是否已在所述一个或多个PCMS装置的多个分区的第一分区中发生。
21.如权利要求20所述的系统，其中，所述一个或多个PCMS装置要在错误针上声明信号以引起所述单个位被更新从而指示所述错误。
22.如权利要求20所述的系统，其中，所述一个或多个PCMS装置的每个要在错误针上声明信号以引起所述一个或多个存储单元的所述多个位之一被更新从而指示所述分区中的错误。
23.如权利要求20所述的系统，其中，所述一个或多个PCMS装置的每个要在错误针上声明信号以引起所述一个或多个存储单元的所述多个位中的至少两个被更新从而指示所述一个或多个PCMS装置的所述分区和另一分区中的错误。
24.如权利要求20所述的系统，其中，所述一个或多个PCMS装置在相同集成电路管芯上。
25.如权利要求20所述的系统，其中，所述PCMS控制器逻辑要更新所述单个位以将所述错误解除声明。
26.如权利要求20所述的系统，其中，所述一个或多个PCMS装置要在错误针上声明信号以指示所述错误，其中所述错误针声明要在写命令被所述PCMS控制器逻辑发出到所述一个或多个PCMS装置之后在确定性时间间隔上发生。
27.如权利要求20所述的系统，其中，所述PCMS控制器逻辑、存储器、所述一个或多个PCMS装置以及所述处理器中的一个或多个在相同集成电路管芯上。
28.如权利要求20所述的系统，其中，存储器控制器要包括所述PCMS控制器逻辑。
29.如权利要求20所述的系统，其中，所述第一存储单元要包括状态寄存器。
30.如权利要求20所述的系统，其中，所述一个或多个存储单元要包括一个或多个状态寄存器。
【文档编号】G11C13/02GK104025198SQ201180076016
【公开日】2014年9月3日 申请日期:2011年12月30日 优先权日:2011年12月30日
【发明者】S.卡瓦米, R.森达拉姆 申请人:英特尔公司