半导体存储器件及其操作方法

专利名称：半导体存储器件及其操作方法
技术领域：
本发明的实施例涉及一种半导体存储器件及其操作方法。另外，本发明的实施例涉及一种半导体存储器件及其编程方法。这些实施例能增加半导体存储器件的密度和半导体存储器件的操作和编程方法的操作速度。
背景技术：
半导体器件包括被配置成储存数据的存储器单元阵列和经由位线与存储器单元阵列耦接的页缓冲器。存储器单元阵列包括多个存储平面(plane)，每个存储平面包括多个存储块。一般地，存储器单元阵列包括两个存储平面，即第一存储平面和第二存储平面。为了利用这两个存储平面，需要页缓冲器，每个页缓冲器包括多个锁存器。更具体地，每个页缓冲器包括:高速缓存锁存器，所述高速缓存锁存器被配置成储存编程数据或读取数据；主锁存器，所述主锁存器被配置成储存编程和读取操作中的数据；标志锁存器，所述标志锁存器被配置成利用标志单元执行操作；以及临时锁存器，所述临时锁存器应用于双验证操作中。以下将描述包括两个存储平面的半导体存储器件的编程操作。为了对第一存储平面和第二存储平面中的选中的页执行编程操作，将编程数据顺序输入到与第一存储平面和第二存储平面耦接的页缓冲器中。利用输入到页缓冲器中的编程数据，对第一存储平面和第二存储平面执行编程操作。例如，当第一存储平面的编程操作在第二存储平面的编程操作之前完成时，对第二存储平面执行编程操作的同时，将要用于下一页的编程操作的编程数据输入到与第一存储平面耦接的页缓冲器的高速缓存锁存器中。如上所述，如果已经完成了编程的一个存储平面的下一编程操作的编程数据被输入到所述一个存储平面中，同时另一个存储平面的编程操作正在执行，则即使仅利用两个存储平面也可以减少编程操作所花费的时间。然而，当仅使用两个存储平面时，在增加半导体器件的密度和操作速度上存在限制。

发明内容
例如，在一个实施例中，通过提供包括至少四个存储平面的半导体存储器件，可以提高半导体存储器件的密度，并且可以减少编程操作所花费的时间。根据本发明的一个方面，一种操作半导体存储器件的方法包括以下步骤:将编程数据顺序输入到与至少四个存储平面的选中的页耦接的页缓冲器，以对在选中的页中包括的选中的存储器单元编程；对所述四个存储平面中的每个执行编程操作；对所述四个存储平面中的每个执行编程验证操作；以及在确定所述四个存储平面中的至少两个存储平面的选中的页已经通过编程验证操作之后，将用于下一页的新编程数据输入到与下一页耦接的页缓冲器，同时对两个其余的存储平面执行编程操作和编程验证操作。根据本发明的另一个方面，一种操作半导体存储器件的方法包括以下步骤:将编程数据输入到分别与第一存储平面、第二存储平面、第三存储平面以及第四存储平面耦接的第一页缓冲器组、第二页缓冲器组、第三页缓冲器组以及第四页缓冲器组中的第N页中，以及对第一存储平面、第二存储平面、第三存储平面以及第四存储平面的第N页中的每个执行编程操作；对所述第N页中的每个执行编程验证操作；如果编程验证操作的结果是第一存储平面和第二存储平面的第N页被判定成通过编程验证操作，则将用于第N+1页的编程数据输入到第一页缓冲器组和第二页缓冲器组，并对第三存储平面和第四存储平面的第N页执行编程操作；如果编程验证操作的结果是第三存储平面和第四存储平面的第N页被判定成通过编程验证操作，则将编程数据输入到第三页缓冲器组和第四页缓冲器组的第N+1页中，并对第一存储平面和第二存储平面的第N+1页执行编程操作；以及如果编程验证操作的结果是第一存储平面、第二存储平面、第三存储平面以及第四存储平面的第N页被判定成通过编程验证操作，则利用用于第N+1页的编程数据，对第一存储平面、第二存储平面、第三存储平面以及第四存储平面的第N+1页执行编程操作。根据本发明的另一个方面，一种半导体存储器件，包括:存储器单元阵列，所述存储器单元阵列被配置成包括第一存储平面、第二存储平面、第三存储平面以及第四存储平面；行译码器，所述行译码器与第一存储平面和第二存储平面以及第三存储平面和第四存储平面耦接；第一页缓冲器组、第二页缓冲器组、第三页缓冲器组以及第四页缓冲器组，所述第一页缓冲器组、第二页缓冲器组、第三页缓冲器组以及第四页缓冲器组经由位线与第一存储平面、第二存储平面、第三存储平面以及第四存储平面耦接，并被配置成储存编程数据；列选择器，所述列选择器被配置成将编程数据传送到第一页缓冲器组、第二页缓冲器组、第三页缓冲器组以及第四页缓冲器组；以及控制器，所述控制器被配置成控制行译码器、第一页缓冲器组、第二页缓冲器组、第三页缓冲器组以及第四页缓冲器组、以及列选择器，以便如果对第一存储平面和第二存储平面或第三存储平面和第四存储平面的编程验证操作在存储器单元阵列的编程操作期间被判定成已经通过，则将用于下一页的编程数据输入到第一页缓冲器组和第二页缓冲器组或第三页缓冲器组和第四页缓冲器组。


图1是根据本发明的一个实施例的半导体存储器件的一个实例的框图；图2是图1所示的第一存储平面的一个实例的框图；图3是图2所示的第一存储块的一个实例的电路图；图4是图1所示的页缓冲器的一个实例的示意性框图；图5是图1所示的逻辑电路的一个实例的框图；图6是说明在编程操作期间逻辑电路的操作的一个实例的详细时序图；以及图7是说明根据本发明的一个实施例的编程操作的一个实例的流程图。
具体实施例方式在下文中，将参照附图来描述本发明的不同实施例。提供附图是为了使本领域的技术人员理解本发明的实施例的范围。但是，本发明可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并将向本领域技术人员充分传达本发明的范围。附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做了夸大处理。在本说明书中，使用了特定的术语。术语用来描述本发明，而并非限定本发明的意义和范围。在本说明书中，“和/或”表示包括了布置在“和/或”之前和之后的一个或更多个部件。另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要不在句子中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。图1是根据本发明的一个实施例的半导体存储器件的一个实例的框图。参见图1，半导体存储器件可以包括存储器单元阵列110、电路组(130、140、151、152、153、154、160以及170)，所述电路组被配置成对存储器单元阵列110中包括的存储器单元执行编程操作、读取操作或擦除操作。半导体存储器件还可以包括控制器120，所述控制器120被配置成控制电路组(130、140、151、152、153、154、160以及170)，所述电路组可以用于基于输入数据来设定选中的存储器单元的阈值电压。在NAND快闪存储器件的情况下，电路组可以包括电压发生器130、行译码器140、第一至第四页缓冲器组151、152、153以及154、列选择器160以及输入/输出I/O电路170。存储器单元阵列110可以包括用于储存数据的至少四个存储平面。在下文中可以假设半导体存储器件包括四个存储平面。四个存储平面可以包括第一存储平面、第二存储平面、第三存储平面以及第四存储平面。第一存储平面至第四存储平面可以具有相同的结构。在四个存储平面之中，第一存储平面和第二存储平面可以形成一对，且第三存储平面和第四存储平面可以形成一对。稍后将参照图2来详细描述存储平面。控制器120可以响应于命令信号CMD而内部产生编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并可以根据操作的类型来产生用于控制第一至第四页缓冲器组151、152、153以及154的页缓冲器(未示出)的页缓冲器信号PB SIGNALS。另外，控制器120可以响应于地址信号ADD而内部产生行地址RADD和列地址CADD0响应于行地址RADD，可以选择存储器单元阵列110中包括的第一存储平面至第四存储平面中的一个，可以选择在选中的存储平面中包括的多个存储块中的一个，以及可以选择在选中的存储块中包括的多个页中的一个。响应于列地址CADD，可以选择第一至第四页缓冲器组151、152、153以及154中的页缓冲器。此外，控制器120可以包括逻辑电路200，所述逻辑电路200用于在编程操作中，响应于分别从第一至第四页缓冲器组151、152、153以及154产生的第一至第四验证信号P1、P2、P3以及P4，来控制编程操作。逻辑电路200可以响应于第一至第四验证信号P1、P2、P3以及P4来判定已经完成编程的存储平面，并根据判定的结果来控制用于存储平面的下一编程操作的编程数据输入操作。稍后将参照图5详细描述逻辑电路200。电压发生器130可以响应于控制器120的操作信号PGM、READ、ERASE (B卩，内部命令信号)，而将操作电压(例如用于编程、读取或擦除存储器单元的Vpgm、Vpass以及Vread)输出到全局线。行译码器140可以响应于控制器120的行地址RADD，而将电压发生器130的操作电压Vpgm、Vpass以及Vread传送到可以与第一存储平面至第四存储平面中的选中的存储块耦接的局部线一漏极选择线(DSL)、源极选择线(SSL)以及字线[O至n] (WL[n:0])。第一至第四页缓冲器组151、152、153以及154可以在控制器120的控制下检测存储器单元的编程状态或擦除状态。第一至第四页缓冲器组151、152、153以及154可以包括经由位线BL与第一至第四存储平面耦接的页缓冲器(未示出)。页缓冲器可以响应于页缓冲器信号PB SIGNALS，而将在第一至第四存储平面中的选中的存储器单元中储存数据所需的电压提供给位线BL。此外，第一至第四页缓冲器组151、152、153以及154可以在对存储器单元执行的编程操作、读取操作或擦除操作中，对位线BL预充电，或者锁存与根据位线BL的电压偏移而检测到的存储器单元的阈值电压相对应的数据。即，第一至第四页缓冲器组151、152、153以及154可以在编程操作中基于锁存的数据，提供编程允许电压(例如，0V)或编程禁止电压(例如，Vcc)至位线BL，并在读取操作中基于储存在存储器单元中的数据，通过控制位线BL的电压来检测储存在存储器单元中的数据。列选择器160可以响应于列地址CADD，将编程数据输入到经由列线CL与列选择器160耦接的第一至第四页缓冲器组151、152、153以及154的页缓冲器。输入/输出I/O电路170可以响应于从控制器120产生的I/O信号IN/0UT，在编程操作中将编程数据DATA传送到列选择器160，在读取操作中将从列选择器160接收的数据DATA向外部输出。图2是图1所示的第一存储平面的一个实例的框图。这里，出于简便起见，仅以第一存储平面为例展开描述，省略第二至第四存储平面的描述，因为第二至第四存储平面每个都与第一存储平面具有相同的结构。参见图2，第一存储平面包括第一至第k存储块。图3是图2所示的第一存储块的一个实例的电路图。这里，出于简便起见，仅以第一存储块为例展开描述，省略第二至第k存储块的描述，因为第二至第k存储块每个都与第一存储块具有相同的结构。参见图3，第一存储块包括多个存储串ST。存储串ST耦接在各个位线BL与公共源极线CSL之间，并被配置成具有相同的结构。以下详细描述存储串ST的结构。存储串ST可以包括与公共源极线CSL耦接的源极选择晶体管SST、多个存储器单元H)至Fn (即H)、Fl、...、Fn-l以及Fn)、以及与位线BL耦接的漏极选择晶体管DST。源极选择晶体管SST的栅极可以与源极选择线SSL耦接，存储器单元H)至Fn的栅极可以与各个字线WLO至WLn(例如WLO、WLl、…、WLn-1以及WLn)耦接，以及漏极选择晶体管DST的栅极可以与漏极选择线DSL耦接。图4是如以上结合图1描述的页缓冲器的一个实例的示意性框图。结合图1讨论的页缓冲器可以被包括 在第一至第四页缓冲器组151、152、153以及154中。每个页缓冲器可以具有相同的结构。在图4中仅示出一个页缓冲器PB作为一个实例。参见图4，页缓冲器PB可以包括用于储存来自存储器单元的读取数据或编程数据的锁存器。为了利用图1中所示的四个存储平面来执行高速缓存编程操作，需要页缓冲器PB可以包括至少四个锁存器。另外，页缓冲器PB可以包括用于储存编程数据或读取数据的高速缓存锁存器LAT_C、用于在编程操作和读取操作中储存数据的主锁存器LAT_M、用于利用标志单元执行操作的标志锁存器LAT_F、以及用于执行双验证操作的临时锁存器LAT_T。高速缓存锁存器LAT_C和主锁存器LAT_M可以用于高速缓存编程操作中。此外，当开始编程操作时，输入到页缓冲器PB中的编程数据可以被输入到高速缓存锁存器LAT_C，并且输入到高速缓存锁存器LAT_C中的数据可以被传送到主锁存器LAT_Μ。传送到主锁存器LAT_M的数据可以并入与页缓冲器PB耦接的位线BL，且因而选中的存储器单元被编程。在选中的存储器单元被编程之后，可以将下一编程数据输入到高速缓存锁存器LAT_C中。同样地，可以经由主锁存器LAT_M将输入到高速缓存锁存器LAT_C中的数据传送到位线BL。图5是图1所示的逻辑电路200的一个实例的框图。参见图5，逻辑电路200可以包括存储平面组感测电路210、通过/失败判定电路220、操作感测电路230以及操作命令电路240。存储平面组感测电路210可以包括第一编码器211和第二编码器212。第一编码器211可以响应于第一存储平面的第一验证信号Pl和第二存储平面的第二验证信号P2而产生第一组验证信号P12_VER。第二编码器212可以响应于第三存储平面的第三验证信号P3和第四存储平面的第四验证信号P4而产生第二组验证信号P34_VER。第一编码器211可以由与门或与非门形成，因为在第一存储平面和第二存储平面中的选中的页的编程操作完成时，需要第一编码器211产生第一组验证信号P12_VER。第二编码器212可以由与门或与非门形成，因为在第三存储平面和第四存储平面中的选中的页的编程操作完成时，需要第二编码器212产生第二组验证信号P34_VER。在本实施例中，以第一编码器211和第二编码器212每个都由与门形成为例展开描述。当使用与门时，第一编码器211在第一验证信号Pl和第二验证信号P2都具有高电平时，可以输出高电平的第一组验证信号P12_VER，而在其它情况下，可以输出低电平的第一组验证信号P12_VER。同样地，第二编码器212在第三验证信号P3和第四验证信号P4都具有高电平时，可以输出高电平的第二组验证信号P34_VER，而在其它情况下，可以输出低电平的第二组验证信号P34_VER。通过/失败判定电路220可以响应于第一组验证信号P12_VER和第二组验证信号P34_VER而产生第一操作完成信号MPV1END_12、第二操作完成信号MPV1END_34以及编程完成信号MPGMEND。例如，当接收到具有逻辑高电平的第一组验证信号P12_VER和具有逻辑低电平的第二组验证信号P34_VER时，通过/失败判定电路220可以输出具有逻辑高电平的第一操作完成信号MPV1END_12，但可以输出逻辑低电平的第二操作完成信号MPV1END_34和编程完成信号MPGMEND。另外，如果已经完成对第一存储平面和第二存储平面中的选中的页的编程操作，则即使未完成对第三存储平面或第四存储平面的选中的页中的任何一个的编程操作，通过/失败判定电路220仍可以输出具有逻辑高电平的第一操作完成信号MPV1END_12。相反地，当接收到具有逻辑低电平的第一组验证信号P12_VER和具有逻辑高电平的第二组验证信号P34_VER时，通过/失败判定电路220可以输出具有逻辑高电平的第二操作完成信号MPV1END_34，但可以输出逻辑低电平的第一操作完成信号MPV1END_12和编程完成信号MPGMEND。此外，如果已经完成对第三存储平面和第四存储平面的选中的页的编程操作，即使未完成对第一存储平面或第二存储平面的选中的页中的任何一个的编程操作，通过/失败判定电路220仍可以输出具有逻辑高电平的第二操作完成信号MPV1END_34。当接收到具有逻辑高电平的第一和第二组验证信号P12_VER和P34_VER时，意味着已经完全完成对第一至第四存储平面中的选中的页的编程操作。因而，通过/失败判定电路220可以输出具有逻辑高电平的编程完成信号MPGMEND，但输出具有逻辑低电平的第二操作完成信号MPV1END_34和第一操作完成信号MPV1END_12。操作感测电路230可以响应于第一操作完成信号MPV1END_12和第二操作完成信号MPV1END_34以及编程完成信号MPGEND，而产生第一组操作信号int_R/B#_12、第二组操作信号int_R/B#_34以及状态通知信号MC0N。更具体地，当接收到具有逻辑高电平的第一操作完成信号MPV1END_12时，操作感测电路230输出具有逻辑高电平的第一组操作信号int_R/B#_12。当接收到具有逻辑高电平的第二操作完成信号MPV1END_34时，则操作感测电路230输出具有逻辑高电平的第二组操作信号int_R/B#_34。当第一组操作信号int_R/B#_12和第二组操作信号int_R/B#_34中的任何一个被输出为逻辑高电平时，状态通知信号MCON也可以被输出为逻辑高电平。状态通知信号MCON可以用来通知用户一些页缓冲器的高速缓存锁存器LAT_C是空的。操作命令电路240通过对第一组操作信号int_R/B#_12和第二组操作信号int_R/B#_34执行或操作来产生准备/忙碌信号R/B#。无论何时输出具有逻辑高电平的准备/忙碌信号R/B#，已经执行了将编程数据输入到选中的页缓冲器的高速缓存锁存器LAT_C的操作。图6是说明在编程操作期间逻辑电路200的操作的一个实例的时序图。以下参照图6来描述逻辑电路200的操作。编程数据输入部分T1-T2当开始编程操作时，可以输出每个都具有逻辑高电平的第一组操作信号int_R/B#_12和第二组操作信号int_R/B#_34。尽管第一组操作信号int_R/B#_12和第二组操作信号int_R/B#_34都维持逻辑高电平，但是准备/忙碌信号R/B#可以触发为具有逻辑高四次，时长四个时间间隔，即如图6所示的1、2、3以及4时间间隔。另外，同时，可以将用于第N页的编程数据顺序输入到第一至第四页缓冲器组151、152、153以及154的高速缓存锁存器LAT_C中。在图6中，涉及准备/忙碌信号R/B#的数字1、2、3以及4分别与第一存储平面、第二存储平面、第三存储平面以及第四存储平面相对应。即，在编程数据输入部分Tl-T2(即，时刻I至时刻2)期间，准备/忙碌信号R/B#转变成由“1、2、3以及4”所指示的逻辑高电平。因此，按照这样的顺序，将用于第N页的编程数据输入到与第一存储平面(I)相对应的第一页缓冲器组151，将用于第N页的编程数据输入到与第二存储平面(2)相对应的第二页缓冲器组152，将用于第N页的编程数据输入到与第三存储平面(3)相对应的第三页缓冲器组153，以及将用于第N页的编程数据输入到与第四存储平面(4)相对应的第四页缓冲器组154。具体地，由于第一存储平面和第二存储平面形成一对，且第三存储平面和第四存储平面形成一对，所以行译码器140可以选择第一存储平面和第二存储平面中的相同存储块、选中的存储块中的相同页、第三存储平面和第四存储平面中的相同存储块以及选中的存储块中的相同页。因此，第一存储平面和第二存储平面中的选中的页可以基本彼此相同，且第三存储平面和第四存储平面中的选中的页可以基本彼此相同。为此，行译码器140可以控制第一存储平面和第二存储平面以及第三存储平面和第四存储平面。因此，第一存储平面和第二存储平面中的选中的页可以不同于第三存储平面和第四存储平面的选中的页。然而，当在已经开始编程操作之后输入第一编程数据时，选择第一存储平面至第四存储平面的相同的页(即，第一页)，且可以将针对第一页的编程数据输入到页缓冲器的各个高速缓存锁存器LAT_C。供作参考，高速缓存锁存器LAT_C可以分别包括在第一至第四页缓冲器组 151、152、153 以及 154 中。编稈部分T2-T3可以利用输入到第一至第四页缓冲器组151、152、153以及154中的编程数据来执行编程操作。另外，可以将输入到第一至第四页缓冲器组151、152、153以及154的高速缓存锁存器LAT_C中的用于第N页的全部编程数据传送到主锁存器LAT_M。此外，主锁存器LAT_M可以与各个位线BL耦接以将编程数据并入位线BL中。例如，当编程数据是“O”时，可以将编程允许电压OV提供给位线BL。因而，当将编程电压提供至与第N页耦接的字线时，可以提高与位线BL耦接的存储器单元的阈值电压。相反地，当编程数据是“I”时，可以将编程禁止电压Vcc提供到位线BL。因而，尽管将编程电压提供至与第N页耦接的字线，但是与位线BL耦接的存储器单元的阈值电压可以维持擦除状态。这里，由于存储器单元具有不同的电学特性，所以经编程的存储器单元的阈值电压的速度可以不同。在执行编程操作的编程部分T2-T3 (即，时刻2至时刻3)期间，全部的准备/忙碌信号R/B#、第一组操作信号int_R/B#_12以及第二组操作信号int_R/B#_34转换成逻辑低电平。验证和编程数据输入部分T3-T4为了检查在第一至第四存储平面的第N页中包括的选中的存储器单元(S卩，要编程的存储器单元)的阈值电压是否已经达到了目标电平，可以执行编程验证操作。可以对第一至第四存储平面中的全部选中的存储器单元执行编程验证操作。这里，将第一存储平面和第二存储平面划分成第一组，将第三存储平面和第四存储平面划分成第二组，并且可以对第一组和第二组执行验证操作。换言之，仅当第一存储平面和第二存储平面中的全部选中的存储器单元的阈值电压达到目标逻辑电平时，对第一组的编程验证操作的结果可以是通过。此外，仅当属于第三和第四存储平面的全部选中的存储器单元的阈值电压达到目标逻辑电平时，对第二组的编程验证操作的结果可以是通过。如果对第一组和第二组的编程验证操作的结果是未通过，则可以重复编程操作，同时逐步升高编程电压，直到对第一组和第二组的编程验证操作的结果是通过。例如，如果如图6的部分T3-T4所描述的，对第一组的编程验证操作的结果是通过，但是对第二组的编程验证操作的结果是未通过，则第一组操作信号int_R/B#_12可以转换成逻辑高电平，但是第二组操作信号int_R/B#_34可以维持逻辑低电平。在基本相同的时刻，通知已经完成对第一组的第N页的编程操作的第一操作完成信号MPV1END_12转换成逻辑高电平。当如上所述完成对第一组的第N页的编程操作时，将第一页缓冲器组151和第二页缓冲器组152的页缓冲器的高速缓存锁存器LAT_C划分成空的第一组。因此，无论何时准备/忙碌信号R/B#转换成逻辑高电平(1、2)，可以将针对第N+1页(S卩，下一页)的编程操作的编程数据顺序输入到第一页缓冲器组151和第二页缓冲器组152的高速缓存锁存器LAT_C中。即，尽管未完成对第二组的编程操作，但是可以将用于下一编程操作的编程数据输入到在第一组和第二组之中的已经首先完成编程操作的组中。因此，可以减少编程操作所花费的时间。编稈部分T4-T5由于已经完成对第一存储平面和第二存储平面的第N页的编程操作，所以可以对未被编程的第三存储平面和第四存储平面执行编程操作。在对第三存储平面和第四存储平面的编程操作期间，第一组操作信号int_R/B#_12和第二组操作信号int_R/B#_34以及准备/忙碌信号R/B#维持逻辑低电平，但是第一操作完成信号MPV1END_12可以维持逻辑高电平。即，第一操作完成信号MPV1END_12可以通知已经完成对第一组的第N页的编程操作。因而，第一操作完成信号MPV1END_12可以在对第二组执行编程操作的同时继续维持逻辑闻电平。验证和编程数据输入部分T5-T6可以对包括第三存储平面和第四存储平面的第二组的第N页执行编程验证操作。如果编程验证操作的结果是第三存储平面和第四存储平面的基本全部的选中的存储器单元的阈值电压已经达到目标电平，则对第二组的编程验证操作的结果可以是通过。当对第二组的编程验证操作的结果是通过时，第二组操作信号int_R/B#_34和第二组操作完成信号MPV1END_34转换成逻辑高电平。具体地，在第二组操作信号int_R/B#_34维持逻辑高电平时，准备/忙碌信号R/B#也转换成逻辑高电平。无论何时准备/忙碌信号R/B#转换成逻辑高电平(3、4)，可以将针对第N+1页的编程操作的编程数据顺序输入到第三存储平面和第四存储平面的高速缓存锁存器LAT_C中。如上所述，可以通过在与编程验证操作基本同时输入下一编程数据，来减少编程操作所花费的时间。骀证部分T6-T7由于已经完全完成对第一组和第二组(B卩，第一至第四存储平面的第N页)的编程操作，所以第一操作完成信号MPV1END_12和第二操作完成信号MPV1END_34可以转换成逻辑闻电平。另外,在验证部分T6-T7 (即，时刻6至时刻7)中，可以响应于第一操作完成信号MPV1END_12和第二组操作完成信号MPV1END_34而最终检查是否已经完全完成对第一存储平面至第四存储平面的第N页的编程操作。当检测到第一操作完成信号MPV1END_12和第二组操作完成信号MPV1END_34每个都具有逻辑高电平时，编程完成信号MPGMEND可以转换成逻辑高电平。当编程完成信号MPGMEND转换成逻辑高电平时，可以判定对第一存储平面至第四存储平面的第N页的编程操作已经完全完成。因此，第一操作完成信号MPV1END_12和第二操作完成信号MPV1END_34都从逻辑高电平转换成逻辑低电平。编稈部分T7-T8因为已经完全完成对第一存储平面至第四存储平面的第N页的编程操作，可以对第N+1页执行编程操作。针对第N+1页的编程操作的编程数据在前一页的编程操作中已被输入到页缓冲器的锁存器中。因而，可以立即执行对第N+1页的编程操作，而不对第N+1页执行编程输入操作。如上所述，由于可以减少第N+1页的编程数据输入操作所花费的时间，所以可以减少编程操作所花费的总的时间。验证和编程数据输入部分T8-T9为了检查第一存储平面至第四存储平面的第N+1页中包括的选中的存储器单元(即，要编程的存储器单元)的阈值电压是否已经达到了目标逻辑电平，可以执行编程验证操作。可以对第一存储平面至第四存储平面的第N+1页的全部选中的存储器单元执行编程验证操作。这里，如上所述，将第一存储平面和第二存储平面划分成第一组，将第三存储平面和第四存储平面划分成第二组，并且可以对第一组和第二组执行编程验证操作。换言之，仅当第一存储平面和第二存储平面的全部选中的存储器单元的阈值电压达到目标逻辑电平时，第一组的编程验证操作的结果是通过。此外，仅当第三存储平面和第四存储平面的全部选中的存储器单元的阈值电压达到目标逻辑电平时，第二组的编程验证操作的结果可以是通过。如果第一组和第二组的编程验证操作的结果是未通过，则可以重复编程操作，同时逐步升高编程电压，直到对第一组和第二组的编程验证操作的结果是通过。例如，如图6的部分T8-T9 (时刻8至时刻9)，如果对第一组的编程验证操作的结果是通过，但是对第二组的编程验证操作的结果是未通过，则第一组操作信号int_R/B#_12可以转换成逻辑高电平，但是第二组操作信号int_R/B#_34维持逻辑低电平。基本上同时地，用于通知已经完成对第一组的第N页的编程操作的第一操作完成信号MPV1END_12转换成逻辑高电平。当如上所述完成对第一组的第N页的编程操作时，可以利用被划分成第一组的第一页缓冲器组151和第二页缓冲器组152的页缓冲器的高速缓存锁存器LAT_C。因此，无论何时准备/忙碌信号R/B#转换成逻辑高电平(1、2)，可以将针对第N+2页(S卩，下一页)的编程操作的编程数据顺序输入到第一页缓冲器组151和第二页缓冲器组152的高速缓存锁存器LAT_C。即，尽管未完成对第二组的编程操作，但是可以将用于下一编程操作的编程数据输入到在第一组和第二组之中的已经首先完成的编程操作的组中。因此，可以减少编程操作所花费的时间。如上所述，由于可以利用四个存储平面且仅在开始编程操作时输入用于四个存储平面的编程数据花费时间，因此可以增加数据量，但是可以在编程操作期间顺序输入用于下一页的编程数据。因此，可以减少编程操作所花费的时间。在以上操作中，已经描述了如下实例:对第一存储平面和第二存储平面的选中的页的编程操作完成地比对第三存储平面和第四存储平面的选中的页的编程操作早，但这仅仅是众多实例中的一个说明性的实例。例如，在另一个实施例中，对第三存储平面和第四存储平面的选中的页的编程操作可以完成地比对第一存储平面和第二存储平面的选中的页的编程操作早。图7是说明根据本发明的一个实施例的编程操作的流程图。参见图7，以下描述了根据本发明的实施例的编程操作。在步骤501中，当将编程命令输入到控制器120时，可以将表示页顺序的初始值N设定成“I”。在步骤502中，可以将用于第一存储平面至第四存储平面的第N页的编程数据顺序输入到页缓冲器的高速缓存锁存器LAT_C中。可以将输入到高速缓存锁存器LAT_C中的编程数据传送到主锁存器LAT_M。在数据输入到主锁存器LAT_M，并并入位线BL之后，在步骤503中，可以通过将编程电压提供到与第N页耦接的字线WL，对第N页中包括的选中的存储器单元执行编程操作。可以根据增量式步进脉冲编程(ISPP )来执行编程操作，所述增量式步进脉冲编程逐步升高编程电压以使选中的存储器单元的阈值电压的分布宽度变窄。在将编程电压提供到选中的字线之后，在步骤504，可以对选中的存储器单元执行编程验证操作以判定第一存储平面至第四存储平面中的任何一个是否通过作为编程验证操作的结果。这里，作为编程验证操作的结果，判定为已经通过的存储平面是指第N页中包括的全部选中的存储器单元的阈值电压已经达到目标逻辑电平的存储平面。如果步骤504的判定结果是第一存储平面至第四存储平面的任何一个被判定为未通过，则重复与步骤503至505相对应的编程和验证操作，同时逐步提高编程电压，直到包括第一存储平面和第二存储平面的组和包括第三存储平面和第四存储平面的组中的一个组或更多个组被判定成通过。如果步骤504的判定结果是第一存储平面和第二存储平面被判定成通过，则由于第一页缓冲器组151和第二页缓冲器组152的高速缓存锁存器LAT_C是可用的，所以在步骤506中可以输入用于第一存储平面和第二存储平面的第N+1页(S卩，下一页)的编程数据。接着，在步骤507中，可以在对第一存储平面和第二存储平面的编程操作被禁止的状态下，对第三存储平面和第四存储平面的第N页执行编程操作。接着，在步骤508中，可以对第三存储平面和第四存储平面的第N页执行编程验证操作，以判定对第三存储平面和第四存储平面的第N页的编程验证操作是否为通过。如果步骤508的判定结果是第三存储平面和第四存储平面的第N页被判定成未通过，则重复与步骤507至509相对应的编程和验证操作，同时在步骤509逐步提高编程电压，直到完成对第三存储平面和第四存储平面的第N页的编程操作。如果步骤508的判定结果是第三存储平面和第四存储平面的第N页被判定成通过，则由于第三页缓冲器组153和第四页缓冲器组154的高速缓存锁存器LAT_C是可用的，所以在步骤510中可以输入用于第三存储平面和第四存储平面的第N+1页(即，下一页)的编程数据。接着，在步骤517中，判定第N页在第一存储平面至第四存储平面的选中的存储块内是否是最后页。如果，作为步骤517的判定结果,确定了第N页在选中的存储块内是最后页，则编程操作完成。如果，作为步骤517的判定结果，确定了第N页在选中的存储块内不是最后页，则重复编程操作，同时在步骤518中增加页排序，直到完成对第一存储平面至第四存储平面的选中的存储块内的全部页的编程操作。如果，作为步骤504的判定结果，判定出第三存储平面和第四存储平面已经通过，则由于第三页缓冲器组153和第四页缓冲器组154的高速缓存锁存器LAT_C是可用的，所以在步骤512中输入用于第三存储平面和第四存储平面的第N+1页(即，下一页)的编程数据。接着，在步骤513中，可以在第一存储平面和第二存储平面的编程操作被禁止的状态下，对第一存储平面和第二存储平面的第N页执行编程操作。接着，在步骤514中，可以对第一存储平面和第二存储平面的第N页执行编程验证操作，以判定对第一存储平面和第二存储平面的第N页的编程验证操作的结果是否已经通过。如果步骤514的判定结果是第一存储平面和第二存储平面的第N页被判定成未通过，则可以重复与步骤513至515相对应的编程和验证操作，同时在步骤515中逐步地升高编程电压，直到完成对第一存储平面和第二存储平面的第N页的编程操作。如果，作为步骤514的判定结果，判定出第一存储平面和第二存储平面的第N页已经通过，则由于第一页缓冲器组151和第二页缓冲器组152的高速缓存锁存器LAT_C是可用的，所以可以在步骤516中输入用于第一存储平面和第二存储平面的第N+1页(S卩，下一页)的编程数据。接着，在步骤517中，可以判定第N页在第一存储平面至第四存储平面的选中的存储块内是否是最后页。如果，作为步骤514的判定结果，判定出第N页在选中的存储块内是最后页，则编程操作完成。如果，作为步骤514的判定结果，判定出第N页在选中的存储块内不是最后页，则可以重复编程操作，同时在步骤518增加页排序，直到完成对第一存储平面至第四存储平面的选中的存储块内的全部页的编程操作。 如果，作为步骤504的判定结果，对全部的第一存储平面至第四存储平面的编程验证操作被判定成通过，则由于第一至第四页缓冲器组151、152、153以及154的高速缓存锁存器!^!^(^是可用的，所以可以在步骤511中输入用于第一存储平面至第四存储平面的第N+1页(S卩，下一页)的编程数据。接着，可以在步骤517中判定第N页在第一存储平面至第四存储平面的选中的存储块内是否为最后页。如果，作为步骤517的判定结果，判定出第N页在选中的存储块内是最后页，则编程操作完成。如果，作为步骤517的判定结果，判定出第N页在选中的存储块内不是最后页，则可以重复编程操作，同时在步骤518增加页排序，直到完成对第一存储平面至第四存储平面的选中的存储块内的全部页的编程操作。根据本发明，当如上所述执行编程操作时，可以同时或基本同时地对四个存储平面并行编程。另外，可以处理比当使用两个存储平面时处理的数据量更多的数据量，且可以减少用于编程操作所花费的时间，因为可以减少输入用于下一页的编程数据所花费的时间。另外，由于使用至少四个存储平面，所以与使用两个存储平面的情况相比，可以储存更多的数据。因此，可以减少对更多量的数据进行编程的编程操作所花费的时间。
权利要求
1.一种操作半导体存储器件的方法，包括以下步骤: 将编程数据顺序输入到与四个存储平面中的至少一个存储平面的选中的页相耦接的页缓冲器，以对选中的页中包括的选中的存储器单元编程； 对所述四个存储平面中的每个存储平面执行编程操作； 对所述四个存储平面中的每个存储平面执行编程验证操作；以及在判定所述四个存储平面中的至少两个存储平面的选中的页已经通过编程验证操作之后，将用于下一页的新的编程数据输入到与所述下一页耦接的页缓冲器，同时对其余的两个存储平面执行编程操作和编程验证操作。
2.如权利要求1所述的方法，其中，同时对所述四个存储平面执行编程操作。
3.如权利要求1所述的方法，其中，将编程数据顺序输入到页缓冲器的步骤包括: 将所述编程数据顺序输入到所述各个页缓冲器中所包括的高速缓存锁存器。
4.如权利要求3所述的方法，其中，将编程数据顺序输入到页缓冲器的步骤还包括: 将所述编程数据发送到所述各个页缓冲器中所包括的主锁存器。
5.一种操作半导体存储器件的方法，包括以下步骤: 将编程数据分别输入到与第一、第二、第三以及第四存储平面耦接的第一、第二、第三以及第四页缓冲器组的第N页中，并对所述第一、第二、第三以及第四存储平面的所述第N页每个都执行编程操作； 对所述第N页每个都执行编程验证操作； 如果编程验证操作的结果是所述第一存储平面和所述第二存储平面的第N页被判定成通过编程验证操作，则将用于第N+1页的编程数据输入到所述第一页缓冲器组和所述第二页缓冲器组，并对所述第三存储平面和所述第四存储平面的第N页执行编程操作； 如果所述编程验证操作的结果是所述第三存储平面和第四存储平面的第N页被判定成通过所述编程验证操作，则将编程数据输入到所述第三页缓冲器组和所述第四页缓冲器组的第N+1页中，并对所述第一存储平面和所述第二存储平面的第N+1页执行编程操作；以及 如果所述编程验证操作的结果是所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面的第N页被判定成通过编程验证操作，则利用第N+1页的编程数据，对所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面的下一页执行编程操作。
6.如权利要求5所述的方法，其中，当输入所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组的第N页的编程数据时，将所述编程数据顺序输入到所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组的各个页缓冲器中包括的高速缓存锁存器中。
7.如权利要求6所述的方法，其中，输入所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组的第N页的编程数据的步骤还包括以下步骤: 将编程数据从所述高速缓存锁存器传送到在各个页缓冲器中所包括的主锁存器。
8.如权利要求7所述的方法，其中，利用传送到所述主锁存器中的编程数据，来对所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面执行编程操作。
9.如权利要求5所述的方法，还包括以下步骤:如果编程验证操作的结果是所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面的全部第N页被判定成未都通过编程验证操作，或者所述第一存储平面和所述第二存储平面中的任何一个存储平面的任何一个第N页以及所述第三存储平面和所述第四存储平面中的任何一个存储平面的任何一个第N页被判定成未通过编程验证操作，则重复对所述任何一个第N页的编程操作，同时逐步地升高编程电压。
10.如权利要求5所述的方法，其中，对所述第三存储平面和所述第四存储平面的第N页执行编程操作的步骤包括:在所述第一存储平面和所述第二存储平面的编程验证操作被禁止判定是否已经通过的状态下，对所述第三存储平面和所述第四存储平面的第N页执行编程操作，同时逐步地提高编程电压，直到所述第三存储平面和所述第四存储平面的第N页的编程验证操作通过编程验证操作。
11.如权利要求5所述的方法，其中，对所述第一存储平面和所述第二存储平面的第N页执行编程操作的步骤包括:在所述第三存储平面和所述第四存储平面的编程验证操作被禁止判定是否已经通过的状态下，对所述第一存储平面和所述第二存储平面的第N页执行编程操作，同时逐步地升高编程电压，直到对所述第一存储平面和所述第二存储平面的第N页的编程验证操作通过编程验证操作。
12.—种半导体存储器件，包括: 存储器单元阵列，所述存储器单元阵列被配置成包括第一存储平面、第二存储平面、第三存储平面以及第四存储平面； 行译码器，所述行译码器与所述第一存储平面和所述第二存储平面以及所述第三存储平面和所述第四存储平面耦接； 第一页缓冲器组、第二页缓冲器组、第三页缓冲器组以及第四页缓冲器组，所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组经由位线与所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面耦接，且被配置成储存编程数据； 列选择器，所述列选择器被配置成将所述编程数据传送到所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组；以及 控制器，所述控制器被配置成控制所述行译码器、所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组、以及所述列选择器，使得如果所述第一存储平面和所述第二存储平面或所述第三存储平面和所述第四存储平面的编程验证操作在所述存储器单元阵列的编程操作期间被判定成已经通过，则将用于下一页的编程数据顺序输入到所述第一页缓冲器组和第二页缓冲器组或所述第三页缓冲器组和第四页缓冲器组。
13.如权利要求12所述的半导体存储器件，其中: 所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面每个都包括多个存储块，以及 所述存储块每个都包括多个页，每个页包括与字线耦接的存储器单元。
14.如权利要求12所述的半导体存储器件，其中，所述行译码器经由字线与所述第一存储平面和所述第二存储平面、以及所述第三存储平面和所述第四存储平面耦接。
15.如权利要求12所述的半导体存储器件，其中，所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组分别与所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面耦接。
16.如权利要求15所述的半导体存储器件，其中: 所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组每个都包括与所述位线耦接的多个页缓冲器，以及 所述页缓冲器每个都包括高速缓存锁存器、主锁存器、标志锁存器以及临时锁存器。
17.如权利要求12所述的半导体存储器件，其中，所述控制器包括逻辑电路，所述逻辑电路用于响应于在所述编程验证操作期间从所述第一页缓冲器组、所述第二页缓冲器组、所述第三页缓冲器组以及所述第四页缓冲器组中产生的第一验证信号、第二验证信号、第三验证信号以及第四验证信号，而控制编程数据输入操作和编程操作。
18.如权利要求17所述的半导体存储器件，其中，所述逻辑电路包括: 存储平面组感测电路，所述存储平面组感测电路用于响应于所述第一验证信号、所述第二验证信号、所述第三验证信号以及所述第四验证信号，而产生第一组验证信号和第二组验证信号，所述第一组验证信号通知所述第一存储平面和所述第二存储平面的编程验证操作是否通过，所述第二组验证信号通知所述第三存储平面和所述第四存储平面的编程验证操作是否通过； 通过/失败判定电路，所述通过/失败判定电路用于响应于所述第一组验证信号和所述第二组验证信号而产生第一操作完成信号、第二操作完成信号以及编程完成信号，所述第一操作完成信号通知所 述第一存储平面和所述第二存储平面的选中的页的编程操作是否完成，所述第二操作完成信号通知所述第三存储平面和所述第四存储平面的选中的页的编程操作是否完成，所述编程完成信号通知所述第一存储平面、所述第二存储平面、所述第三存储平面以及所述第四存储平面的全部的选中的页的编程操作是否完成； 操作感测电路，所述操作感测电路用于响应于所述第一操作完成信号和所述第二操作完成信号以及所述编程完成信号，而分别产生用于包括所述第一存储平面和所述第二存储平面的第一组和包括所述第三存储平面和所述第四存储平面的第二组的第一组操作信号和第二组操作信号、以及状态通知信号；以及 操作命令电路，所述操作命令电路用于响应于所述第一组操作信号和第二组操作信号以及所述状态通知信号，而产生用于将编程数据输入到所述第一页缓冲器组和所述第二页缓冲器组或所述第三页缓冲器组和所述第四页缓冲器组的准备/忙碌信号。
19.如权利要求18所述的半导体存储器件，其中，所述存储平面组感测电路包括: 第一编码器，所述第一编码器用于响应于所述第一验证信号和所述第二验证信号而产生所述第一组验证信号；以及 第二编码器，所述第二编码器用于响应于所述第三验证信号和所述第四验证信号而产生所述第二组验证信号。
全文摘要
本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件尤其通过如下步骤来操作将编程数据输入到与至少四个存储平面的选中的页耦接的页缓冲器，以对选中的页中包括的选中的存储器单元编程；对四个存储平面中的每个执行编程操作；对四个存储平面中的每个执行编程验证操作；以及在判定四个存储平面中的至少两个中的选中的页已经通过编程验证操作之后，将用于下一页的新的编程数据输入到与下一页耦接的页缓冲器，同时对其余的两个存储平面执行编程操作和编程验证操作。
文档编号G11C16/34GK103177764SQ201210447649
公开日2013年6月26日 申请日期2012年11月9日 优先权日2011年12月22日
发明者金炳烈, 金德柱 申请人:爱思开海力士有限公司