非挥发性存储器的读时序产生电路的制作方法
【专利摘要】本发明公开了一种非挥发性存储器的读时序产生电路，利用了标准时钟下降沿分频产生读时钟，再由半个周期后的标准时钟上升沿来产生读时序，实现了延迟时间由数字信号控制，省去了传统采用的通过门延迟产生的另一个时钟信号，消除了由于温度、电压、工艺角等因素对地址建立及内部寄存器锁存数据所预留的时间的影响，防止内部锁存器工作不稳定从而导致的读失效。
【专利说明】非挥发性存储器的读时序产生电路
【技术领域】
[0001]本发明涉及非挥发性存储器设计领域，特别是指一种非挥发性存储器的读时序产生电路。
【背景技术】
[0002]NVM (Non-Volatile Memory:非挥发性存储器)进行读操作时需要几个时钟信号，从而能精确控制内部灵敏放大器分别经历预充电、感应、比较输出这几个过程的时间长短。如图1所示，是现有NVM实现读操作的框图，标准时钟信号Pclk被分成两路处理后提供给读时序控制模块:一路是经过分频器，利用标准时钟Pclk上升沿分频得到读时钟Aclk提供给读时序控制模块；另一路通过模拟延迟产生另一个时钟信号Rclk，然后通过Rclk的上升沿略晚于读时钟Aclk来产生读时序(如图3所示)。同时Aclk还提供给地址选择模块，地址选择模块对存储阵列进行地址选择，存储阵列将数据输出至灵敏放大器，读时序控制模块控制灵敏放大器进行数据输出。其中，模拟延迟由两个反相器串联构成，如图2所示，由两个反相器串联构成的模拟延迟，标准时钟Pclk经过两个反相器延迟后成为时钟Rclk。上述NVM的时序图如图3所示，具有标准时钟信号Pclk，经模拟延迟产生的时钟Rclk，利用标准时钟Pclk上升沿分频产生的Aclk，以及地址选择信号及数据输出Do。Taa为所述的读时序。图中延迟时间Tacs是由模拟延迟产生，其长短会受电压、温度、工艺角的影响，在某些条件下可能会有Tacs时间过短的风险。
【发明内容】
[0003]本发明所要解决的技术问题在于提供一种非挥发性存储器的读时序产生电路，简化电路，使存储器的读操作更稳定。
[0004]为解决上述问题，本发明所述的非挥发性存储器的读时序产生电路，用于给存储器提供控制时钟信号，所述存储器内部包含读时序控制模块，灵敏放大器、地址选择模块以及存储阵列；地址选择模块选中存储阵列中的地址，存储阵列将选中地址的数据输出至灵敏放大器，所述灵敏放大器同时还受读时序控制模块的控制；由灵敏放大器进行数据输出；
[0005]所述读时序控制模块接收两路控制时钟，一路为外部标准时钟直接输入，另一路为外部标准时钟经过一分频器分频为读时钟后输入；
[0006]所述分频器分频后产生的读时钟还提供给所述地址选择模块。
[0007]较佳地，所述读时序是分频器利用标准时钟的下降沿分频产生，再由半个标准时钟周期之后的标准时钟上升沿产生读时序；同时，利用读时序的上升沿来建立地址信号，在地址信号建立完成后的第一个标准时钟上升沿开始读数据。
[0008]本发明所述的非挥发性存储器的读时序产生电路，减少了一个信号处理单元，简化了输入时钟信号及相关电路，将时序中的一段模拟延迟改为数字实现的方式，消除了电压、温度、工艺角的影响。【专利附图】
【附图说明】
[0009]图1是现有存储器的读操作框图；
[0010]图2是现有存储器模拟延迟的实现示意图；
[0011]图3是现有存储器实现读操作的时序图；
[0012]图4是本发明存储器的读时序实现电路结构；
[0013]图5是本发明的读时序波形示意图。
【具体实施方式】
[0014]本发明所述的非挥发性存储器的读时序产生电路其框图如图4所示，在存储器内部有读时序控制模块，灵敏放大器、地址选择模块以及存储阵列；地址选择模块对存储阵列进行地址选择，存储阵列将选中地址的数据输出至灵敏放大器，所述灵敏放大器同时还受读时序控制模块的控制；由灵敏放大器进行数据输出。
[0015]所述读时序控制模块接收两路控制时钟，一路为外部标准时钟Pclk直接输入，另一路为外部标准时钟Pclk经过一分频器分频处理后的读时钟Aclk提供给读时序控制模块。
[0016]所述分频器分频后产生的读时钟Aclk还提供给所述地址选择模块。
[0017]上述读时序产生电路在工作时，产生的时序如图5所示，其中Pclk为标准时钟，Aclk为读时钟，Tpclk为标准时钟周期，Taa为读时序(即内部灵敏放大器预充电、感应、t匕较输出的时间总和)，Tcy为读周期，Address为数据地址，Tacs是为了地址建立及内部寄存器锁存数据所预留的时间(延迟)，Do为NVM数据输出(Data Out)。
[0018]读时钟Aclk的产生:根据实际需求，通过标准时钟Pclk的下降沿分频产生。
[0019]读时序Taa的产生:当读时钟Aclk为高时，利用Pclk的第一个上升沿触发。
[0020]延迟时间Tacs的数字信号控制:从读时钟Aclk的上升沿到标准时钟Pclk的上升沿共经历时间为半个Tpclk周期，实现了延迟时间Tacs的数字实现方式。
[0021]数据读出:在NVM为读模式时，输入时钟信号Pclk及Aclk，结合地址时钟信号，SP可输出数据。
[0022]以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种非挥发性存储器的读时序产生电路，用于给存储器提供控制时钟信号，所述存储器内部包含读时序控制模块、灵敏放大器、地址选择模块以及存储阵列；地址选择模块选中存储阵列中的地址，存储阵列将选中地址的数据输出至灵敏放大器，读时序控制模块控制灵敏放大器进行数据输出；其特征在于: 所述读时序控制模块接收两路控制时钟，一路为外部标准时钟直接输入，另一路为外部标准时钟经过一分频器分频为读时钟后输入； 所述分频器分频后产生的读时钟还提供给所述地址选择模块。
2.如权利要求1所述的非挥发性存储器的读时序产生电路，其特征在于:所述读时钟是分频器利用标准时钟的下降沿分频产生，再由半个标准时钟周期之后的标准时钟上升沿产生读时序。
3.如权利要求2所述的非挥发性存储器的读时序产生电路，其特征在于:读数据时，利用产生的读时序的上升沿来建立地址信号，在地址信号建立完成后的第一个标准时钟上升沿开始读数据。
【文档编号】G11C7/06GK103871444SQ201210546444
【公开日】2014年6月18日 申请日期:2012年12月14日 优先权日:2012年12月14日
【发明者】沈文超, 刘芳芳 申请人:上海华虹宏力半导体制造有限公司