一种在网络设备中进行查表的方法和装置制造方法
【专利摘要】一种装置，包括多个内存器件。每个内存器件包含多个内存库、一个内存控制器(和内存器件耦合在一起，用来控制并从多个内存器件中筛选出一个来用以内存操作)、多条地址/命令总线(和多个内存器件以及内存控制器耦合在一起，包括至少一条地址/命令总线，在多个内存器件中的至少几个之间共享)、多条数据总线(和多个内存器件以及内存控制器耦合在一起，包括至少一条数据总线，在多个内存器件中的至少几个之间共享)。其中，在使用时分复用(TDM)技术时，内存控制器使用内存交错和库仲裁机制来访问多个内存器件和内存库。
【专利说明】一种在网络设备中进行查表的方法和装置
[0001]相关申请案交叉申请
[0002]本申请要求于2011年10月31日由宋浩宇等人提交给美国专利局、专利序列号为13/285728、专利名称为“一种在网络设备中进行查表的方法和装置”的美国专利的优先权，其全部内容通过引用结合在本申请中。
【技术领域】
[0003]本申请涉及通信网络，尤其涉及一种在网络设备中进行查表的方法和装置。
【背景技术】
[0004]针对路由器和交换机的网络应用，查表功能要求一种低成本、低功耗、高性能的解决方案。网络查找对内存操作有三个特点:只读，随机访问，且每次访问读取的数据相对较小。关于双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)设备，其输入/输出(I/O)的频率已经在稳步增长，从而在单位时间内，可以发布更多数量的命令，更多的数据能写入内存，或从内存读取。但是，考虑到基于某些DDRx时序参数的时序限制，要实现高效率的查表性能和高I/O频率，会需要显着增加搜索引擎的I/O引脚数量。虽然查表功能可以由静态随机存储存储器(SRAM)设备或三重内容寻址内存(TCAM)设备执行，但是DDRx SDRAM较之SRAM或TCAM，价格更低廉，节能效果更佳。
【发明内容】
[0005]一方面，本发明公开了一种装置，包括多个内存器件。每个内存器件包含多个内存库、一个内存控制器(和内存器件I禹合在一起，用来控制并从多个内存器件中筛选出一个来用以内存操作)、多条地址/命令总线(和多个内存器件以及内存控制器耦合在一起，包括至少一条地址/命令总线，在多个内存器件中的至少几个之间共享)、多条数据总线(和多个内存器件以及内存控制器耦合在一起，包括至少一条数据总线，在多个内存器件中的至少几个之间共享)。其中，在使用时分复用(TDM)技术时，内存控制器使用内存交错和内存库仲裁机制来访问多个内存器件和内存库。其中，内存器件包含某一代双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。
[0006]另一方面，本发明公开了一种网络器件，包括接收器，用来接收多个查表请求，和逻辑单元，用来生成多条命令，其中，该命令通过至少一条共享地址/命令总线和一条共享数据总线来指示访问多个交错内存芯片和多个交错内存库。
[0007]在第三方面，本发明公开了一种网络装置的实现方法，包括，利用控制器从多个内存芯片中选择内存芯片，利用控制器从多个分配给内存芯片的内存库中选择内存库，通过某些内存芯片之间共享的地址/命令总线的输入/输出(Input/Output，I/O)引脚来发送命令，通过某些内存芯片之间共享的数据总线来发送数据字。其中，在复用的机制下，通过共享地址/命令总线来发送命令，通过共享数据总线发送数据字。
[0008]结合如图和权利要求的详细描述，可以更清楚地了解这些特点和其他特点。【专利附图】
【附图说明】
[0009]结合以下附图的简要描述以及详细描述，能够对本发明所公开的内容进行更加全面的理解，其中，不同的参考号码代表了不同的部分。
[0010]图1是本发明实施例提供的一种典型DDRx SDRAM系统的示意图。
[0011]图2是本发明实施例提供的另一种典型DDRx SDRAM系统的不意图。
[0012]图3是本发明实施例提供的一种增强型DDRx SDRAM系统的示意图。
[0013]图4是本发明实施例提供的另一种增强型DDRx SDRAM系统的不意图。
[0014]图5是本发明实施例提供的一种DDRx SDRAM架构的示意图。
[0015]图6是本发明实施例提供的一种时序图的示意图，对应图5中的DDRx SDRAM架构。
[0016]图7是本发明实施例提供的另一种DDRx SDRAM架构的示意图。
[0017]图8是本发明实施例提供的一种时序图的示意图，对应图7中的DDRx SDRAM架构。
[0018]图9是本发明实施例提供的另一种时序图的示意图，对应图7中的DDRx SDRAM架构。
[0019]图10是本发明实施例提供的一种查表方法的流程图。
[0020]图11是本发明实施例提供的一种网络单元的示意图。
[0021]图12是本发明实施例提供的一种通用计算机系统的示意图。
【具体实施方式】
[0022]首先要注意的是，虽然下文详细说明了一个或多个实施例的实现方式，其公开的系统和/或方法可以通过许多其他已知或现存的技术来实现。本发明并未局限于下文描述的具体实现方式、附图以及技术，包括本文描述说明的较佳设计以及实现方式，但是可以在以下权利要求的范围内结合其对应内容的全部范围进行修改。
[0023]正如文中所应用的，DDRx代表第X代的DDR内存。例如，DDR2表示第二代DDR内存，DDR3表示第三代DDR内存，DDR4表示第四代DDR内存，以此类推。
[0024]DDRx SDRAM的性能会受时序参数的限制，包括，行周期时间(tRC)、四个窗口激活时间(tFAW)和行单元到行单元的延时(tRRD)等等。例如，在同一个tRC时间段内，无法两次访问同一个内存库。对两个库的访问需要间隔至少一个tRRD时间段。在一个tFAW时间段内，无法同时访问超过4个库。随着技术的进步，这些时序参数较之I/O频率的增加的速度，进步相对较慢。
[0025]虽然，由于DDRx SDRAM相对较长的随机访问时延(即，大约48纳秒的tRC)以及相对较低的核心频率(即，DDR3-1600的核心频率为200兆赫(MHz))，一般认为DDRxSDRAM的速度较慢，但是，DDRx SDRAM的芯片容量会较大(B卩，每芯片一千兆字节(Gb))，内存库数量较多(即，一个DDR3包括八个库)，I/O接口频率较高(即，DDR3为800MHz，SDRAM路标中的未来的DDRx设备可以为3.2千兆赫(GHz))。在一个方案中运用这些特性可以补偿时序带来的限制。
[0026]为了实现较高的查表效率，可以复制内存库来作为提高存储效率的折衷方案。虽然DDRx随机访问效率受tRC限制，但若多个库都持有同样一份关于所要查找的表的拷贝，就可以交替访问这些库，即，利用库交错，从而提高查表效率。但是，当时钟频率较高的时候，再两个时序限制，tFAW和tRRD会限制库复制的范围。例如，在tFAW的时间窗限制内，芯片激活的库不会多于4个，连续访问两个库需要隔至少一个tRRD时间段。
[0027]以400MHz的DDR3-800设备为例，tFAW约为40纳秒，而tRRD约为10纳秒。鉴于一个读请求需要约两个时钟周期来发送命令，400MHz的设备只能约每5纳秒来读取一次内存访问请求，而在40纳秒的时间窗内，有八个请求发送给八个内存库。但是，因为tFAW和tRRD这两个时序限制，在40纳秒的时间窗内，只有四个请求发送给四个库，即每10纳秒一个请求，而不是将八个请求发送给八个库。如果频率为400MHz，此方案对性能不会造成限制，因为DDRx的突发长度大约是八个字，即，完成一次突发需要四个时钟周期(约10纳秒)。所以，在最大允许的命令速率(关于收发命令的速率)情况下，可以充分利用数据总线的带宽，无需再提高地址总线的利用率。
[0028]但是，如果以800MHz的DDR3-1600设备为例，虽然接口时钟的频率翻倍了，tFAW和tRRD依然保持不变，或者和400MHz的DDR3-800设备中的大约一致。如果使用和400MHz的DDR3-800设备中基本相同的命令速率，800MHz的DDR3-1600设备对数据总线的利用率只有约50%。如果时钟频率相对较高，数据总线带宽的利用率只会更低。因此，如果I/O频率增高，查表效率不一定随之提高。相反，增加芯片数量可以提高查表效率。但是，通过增加芯片数量来提升性能对引脚数量的要求较高。
[0029]在400MHz的DDR3-800设备的例子中，支持每秒钟搜索约100兆次，即，每10纳秒一条读请求。考虑到由许多其他限制因素，例如刷新以及表更新，引起的带宽损耗，搜索频率下降为每秒钟约80兆次。通过一条共享地址总线轮流访问两个芯片，即执行乒乓操作，从而将二者稱合在一起，基于此的解决方案能够将搜索频率提闻到每秒钟约160兆次，其中，无论是共享的地址/命令总线还是单独的数据总线都可以得到充分利用。该解决方案需要约65个引脚,对于线路速度约为40吉比特每秒(Gigabit per second,Gbps)来说,可以支持对每个数据包进行两次查表(一次为入接口检查，一次为出接口检查)。如上所说，包大小约为64字节，在速率为40Gbps的以太网中，最大报文速率为每秒钟约60兆个数据包(Million packets per second, Mpps)。如果为了支持类型相似的查表,且线路速度为400Gbps (即600Mpps)，采用以上关于两个芯片的解决方案，需要约650个引脚，此举不切实际且价值不菲。
[0030]本发明公开了一种系统和方法，用来操作一个或多个产品以及低成本的DDRxSDRAM设备，即DDR3SDRAM或DDR4SDRAM，从而实现高速的随机访问查表功能，且不需要显着增加引脚数量。为了避免违反关键时序限制，例如tRC、tFAW和tRRD，可以选择利用较高的I/O时钟频率来应用共享内存库以及芯片访问交错技术。如此一来，就可以通过增高I/O频率来提升查表效率，且无需显着增加I/O引脚数量。因此，可以保障系统性能利用DDRx技术的进步，沿着平稳的路径演进。
[0031]本发明实施例提供的高性能系统基于多DDRx SDRAM芯片，该芯片共享一条命令/地址总线和一条数据总线，采用时分复用(time-division multiplexing,TDM)技术。通过交错访问这些芯片及其内存库，且当I/O频率较高时，即大于等于约400MHz，命令总线和数据总线能够得到绝大部分或充分利用。该交错方案还有一个优点，就是按照DDRx时序限制来合理分隔对各芯片的访问。此项方案使得查表性能可以随允许利用I/O频率来来提高，且无需显着增加引脚数量。此外，还可以并行搜索多个表，而每个待查找的表都可以用来支持不同的查找频率，即将存储/效率二者折衷。
[0032]在不同的实施例中使用上述方案，400MHz的DDR3SDRAM能够支持线路速度约为IOOGbps的查表功能，800MHz的DDR3SDRAM能够支持约200Gbps的查表功能，而1.6GHz的DDR3/4SDRAM能够支持线路速度约为400Gbps的查表功能。例如，利用多DDR3-1600芯片(包括约80个引脚连接到搜索引擎)可以实现线路速度约为200Gbps的查表功能。在另一个场景下，利用多个DDR4SDRAM(I/0频率约为1.6GHz)和少于约100个引脚，可以实现线路速度约为400Gbps的查表功能。内存芯片供货商(例如Micron)可以将多个硅片封装在一起，从而支持高性能的应用。如上所述，基于多DDR3-1600芯片的系统可以针对网络应用进行DDRx SDRAM垂直娃片堆叠和封装。在某一实施例中，娃穿孔堆叠(through siliconvia,TSV)技术可以用来生成相对紧凑的查表芯片封装。进一步地，该封装无需使用串行器/去串行器(serializer/deserializer, SerDes),可以降低时延和功率。
[0033]图1展示了本发明实施例提供的一种典型的DDRx SDRAM系统100，可以用于网络系统。DDRx SDRAM系统100可以包括一个DDRx 50狀11控制器110、约四个001^50狀1160、约4条双向数据总线，分别是126、136、146、156，宽度都是16位。在其他实施例中，DDRxSDRAM系统100包括的器件数量可以和图1所示的不同。DDRxSDRAM系统100的器件可以按照图1所示进行排列。[0034]DDRx SDRAM控制器110可以用来和DDRx SDRAM160交换控制信号。DDRxSDRAM控制器 110 可以控制 DDRx SDRAM160 (可以包括 DDR3SDRAM、DDR4SDRAM、其他 DDRx SDRAM或其组合)。DDRx SDRAM控制器110可以和DDRx SDRAM160耦合在一起，利用约4条对应的地址 / 控制(Addr/CtrI)线路，包括 120 (Addr/CtrlO) > 130 (Addr/Ctrl I) > 140 (Addr/Ctrl2)、150 (Addr/Ctrl3)，约 4 条时钟(CLK)线路，包括 122 (CLKO)、132 (CLKl)、142 (CLK2)、152 (CLK3)，约 4 条芯片选择(CS)线路，包括 124 (CS0#)、134 (CS1#)、144 (CS2#)、154 (CS3#)。每条线路都用来交换相应的信号。地址/控制信号(此处也叫做地址/命令信号)、时钟信号、芯片选择信号都是针对DDRx SDRAM160的输入信号。地址/控制信号可以包括地址和/或控制信息，时钟信号可以用来给DDRx SDRAM160提供定时。进一步地，DDRx SDRAM控制器110可以将芯片选择信号降为低电平，从而选择一个理想的芯片。双向数据总线126、136、146、156 可以耦合到 DDRx SDRAM160 以及 DDRx SDRAM 控制器 110，用来在 DDRx SDRAM控制器110和各DDRx SDRAM160之间传输约16位的数据字。一般来说，要提高DDRxSDRAM系统的查表性能，需要增加芯片数、内存控制器以及引脚的数量。但是，这种通过提升典型的DDRx SDRAM系统性能，例如DDRx SDRAM系统100，来提高查表性能的方法会导致、或引入设计瓶颈，因为引脚数量以及所要求的控制器资源都增加了。
[0035]图2展示了本发明实施例提供的另一种典型的DDRx SDRAM系统200，可以用于网络系统，即使用低于约400MHz的I/O频率。DDRx SDRAM系统200可以包括一个DDRxSDRAM控制器210、约2个DDRx SDRAM260、约两条双向数据总线226和236，宽度都是16位。DDRxSDRAM控制器210可以和DDRx SDRAM260耦合在一起，利用约两条相应的Addr/Ctrl线路220 (Addr/CtrlO)和 230 (Addr/Ctrl I)、约两条时钟(CLK)线路 222 (CLKO)和 232 (CLKl)以及约两条CS线路224 (CS0#)和234 (CS1#)。
[0036]每条线路都可以用来交换相应的信号。地址/控制信号、时钟信号、芯片选择信号都可以是针对DDRx SDRAM260的输入信号。地址/控制信号可以包括地址和/或控制信息，时钟信号可以用来给DDRx SDRAM260提供定时。进一步地，DDRx SDRAM控制器210可以把芯片选择信号降为低电平，从而选择理想的芯片。双向数据总线226和236可以耦合到DDRx SDRAM260和DDRx SDRAM控制器210，用来在DDRx SDRAM控制器210和各DDRxSDRAM260之间传输约16位的数据字。在其他实施例中，DDRx SDRAM系统200包括的器件数量可以和图2所示不一致。DDRx SDRAM系统200的各器件可以按照图2所示进行排列。DDRx SDRAM系统200的器件可以和DDRx SDRAM系统100中对应的器件进行相类似的配置。
[0037]图3展示了本发明实施例提供的一种增强型DDRx SDRAM系统300，可以弥补DDRxSDRAM系统100的一些缺点。DDRx SDRAM系统300可以包括一个DDRx SDRAM控制器310、约两个DDRx SDRAM360、两个DDRx SDRAM362、约两条共享的双向数据总线326和334(S卩，宽度为16位的数据总线)以及一个时钟调整器370。DDRx SDRAM系统300的各器件可以按照图3所示进行排列。
[0038]DDRx SDRAM控制器310可以用来和DDRx SDRAM360以及362交换控制信号。DDRxSDRAM 控制器 310 可以控制 DDRx SDRAM360 和 362 (可以包括 DDR3SDRAM、DDR4SDRAM、其他DDRx SDRAM或其组合)。DDRx SDRAM控制器310可以和DDRxSDRAM360以及362耦合在一起，利用约一条共享的Addr/Ctrl线路320 (Addr/CtrlO)，约4条时钟(CLK)线路，包括322 (CLKO)、332 (CLKl)、342(CLK2)、352 (CLK3)，约 4 条 CS 线路，包括 324 (CSO#)、334(CS1#)、344(CS2#)、354(CS3#)。每条线路都可以用来交换一种相应的信号，正如以上所述。双向数据总线326和334可以和DDRx SDRAM360、362以及DDRx SDRAM控制器310耦合在一起，用来在DDRxSDRAM控制器310和DDRx SDRAM360以及362之间传输约16位的数据字。DDRxSDRAM控制器310也可以是一种搜索引擎或逻辑单元。例如，在某些实施例中，DDRxSDRAM控制器310可以是现场可编程门阵列(field-programmable gate array,FPGA)、专用集成电路(Application-Specific Integrated Circuit,ASIC)或网络处理器(network processingunit, NPU)。
[0039]具体地，DDRx SDRAM360可与共享的数据总线326耦合，用来共享数据总线326，从而进行数据传输(和DDRx SDRAM控制器310)。类似地，DDRx SDRAM362可与共享的数据总线334耦合，用来共享数据总线334，从而进行数据传输。数据总线共享涉及一个仲裁方案，即轮转仲裁，在此期间内，将总线的访问权限以特定的次序赋予DDRxSDRAM360或DDRxSDRAM362。在某一实施例中，DDRx SDRAM系统300的1/0频率可以是约800MHz，而查表性能的速率可以达到约400Mpps。
[0040]DDRx SDRAM系统300可以通过扩容来提高查表的性能，而无需显着增加引脚的数量和控制器资源。图4展示了本发明实施例提供的一种扩容的DDRx SDRAM系统400。DDRxSDRAM系统400可以包括一个DDRx SDRAM控制器410、约两个DDRx SDRAM460、约两个DDRxSDRAM462、约两个DDRx SDRAM464、约两个DDRx SDRAM466、约4条共享的(16位)双向数据总线426、442、466、474。DDRx SDRAM系统400的各器件可以按照图4所示进行排列。
[0041]DDRx SDRAM 控制器 410 可以控制 DDRx SDRAM460、462、464、466 (可以包括DDR3SDRAM、DDR4SDRAM、其他 DDRx SDRAM 或其组合)。DDRx SDRAM 控制器 410 可以和 DDRxSDRAM460、462、464、466 耦合在一起，利用一条共享的 Addr/Ctrl 线路 420 (Addr/CtrlO)，8 条时钟(CLK)线路，包括 422 (CLKO)、430 (CLKl)、450 (CLK2)、470 (CLK3)、440 (CLK4)、442 (CLK5)、480(CLK6)、490(CLK7)，8 条芯片选择(CS)线路，包括 424 (CSO#)、432(CS1#)、454 (CS2#)、474 (CS3#)、(CSO#)、432 (CS1#)、454 (CS2#)、474 (CS3#)。每条线路都可以用来交换一种相应的信号，正如以上所述。双向总线426、442、466、474可以和DDRx SDRAM460、462、464、466以及DDRx SDRAM控制器410耦合在一起，用来在DDRx SDRAM控制器410和各DDRx SDRAM之间传输16位的数据字。
[0042]具体地，DDRx SDRAM460可与共享的数据总线426耦合，用来共享数据总线426，从而进行数据传输(和DDRx SDRAM控制器410)。类似地，DDRx SDRAM462.464和466可以分别与共享的数据总线442、468和474耦合，用来共享数据总线442、468和474，从而进行数据传输。数据总线共享涉及一个仲裁方案，即轮转仲裁，在此期间内，将总线的访问权限以特定的次序赋予DDRx SDRAM460、462、464和466。在某一实施例中，DDRx SDRAM系统400的I/O频率可以是约1.6GHz，而查表性能的速率可以达到约800Mpps。
[0043]不同的DDRx SDRAM配置可以包括不同的I/O频率、芯片数量、和/或引脚数量，因此，会导致不同的查表效率。表1总结了，在不同的实施例中，当I/o频率不同时，不同的DDRx SDRAM配置所带来的不同的查表性能，其中，所有的实施例都可以采用相同的时序参数。例如，如果一个系统的I/O频率为大约400MHz，芯片数量为大约2，引脚数量为大约X (其中，X是整数)，则能够提供每秒钟大约200兆次(Mega searches per second, Msps)的搜索能力，即200Msps ;如果一个系统的I/O频率为大约800MHz，芯片数量为大约4，引脚数量为大约X+2(其中，实际的引脚数量可能会稍微大于X+2，因为类似时钟、ODT等引脚无法共享，这里的2只反映额外使用的CS引脚)，则能够提供大约400Msps的搜索能力；如果一个系统的I/O频率为大约1066MHz，芯片数量为大约6，引脚数量为大约X+4(其中，实际的引脚数量可能会稍微大于X+4，因为类似时钟、ODT等引脚无法共享，这里的4只反映额外使用的CS引脚)，则能够提供大约533Msps的搜索能力；如果系统的I/O频率为大约
1.6GHz,芯片数量为大约8，引脚数量为大约X+6 (其中，实际的引脚数量可能会稍微大于X+6，因为类似时钟、ODT等引脚无法共享，这里的6只反映额外使用的CS引脚)，则可以提供大约800Msps的搜索能力；如果一个系统的I/O频率为大约3.2GHz，芯片数量为大约16，引脚数量为大约X+14(其中，实际的引脚数量可能会稍微大于X+14，因为类似时钟、ODT等引脚无法共享，这里的14只反映额外使用的CS引脚)，则可以提供每秒钟大约1.6千兆次(Giga searches per second, Gsps,即每秒钟搜索)的搜索能力。上述DDRx SDRAM系统300和400都是基于DDRx SDRAM配置，分别包括大约4个和大约8个芯片，正如表1所示。
[0044]表1:不同DDRx SDRAM配置下的查表性能
[0045]
【权利要求】
1.一种装置，其特征在于，包括: 多个内存器件，每个器件包括多个内存库； 一个内存控制器，和所述内存器件耦合在一起，用来控制，并从所述多个内存器件中选择一个进行内存操作； 多条地址/命令总线，和所述多个内存器件耦合在一起，且所述内存控制器包括至少一条共享地址/命令总线，所述总线在所述多个内存器件中的至少几个之间共享； 多条数据总线，和所述多个内存器件耦合在一起，且所述内存控制器包括至少一条数据总线，所述总线在至少几个内存器件之间共享， 其中，在采用时分复用技术(TDM)时，所述内存控制器使用内存交错及库仲裁机制来访问所述多个内存器件以及内存库， 其中，所述内存器件包括一代的双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。
2.根据权利要求1所述的装置，其特征在于，其中，所述多个内存器件包括多个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。
3.根据权利要求2所述的装置，其特征在于，其中，所述内存交错及库仲裁机制可以用来提升多个内存器件的查表性能，其中，所述共享地址/命令总线以及共享数据总线，可以用来减少所要求的输入/输出(I/O)引脚的数量，还可以用于耦合内存器件的逻辑单元。
4.根据权利要求1所述的装置，其特征在于，其中，所述多个内存器件可以划分为多个器件组，每个组利用所述共享数据总线耦合到所述内存控制器。
5.根据权利要求4所述的装置，其特征在于，其中，所述各器件组都利用所述共享地址/命令总线耦合到所述内存控制器。
6.根据权利要求4所述的装置，其特征在于，其中，可以利用硅片堆叠技术封装所述各器件组，而无需使用串行器/去串行器(SerDes)，且各器件组共享至少一条所述数据总线以及地址/命令总线。
7.根据权利要求2所述的装置，其特征在于，其中，DDRxSDRAM芯片包括多个DDR3SDRAM芯片、多个DDR4SDRAM芯片、或二者的组合。
8.根据权利要求2所述的装置，其特征在于，其中，所述DDRxSDRAM芯片可以是具有内在时序限制的DDR3SDRAM芯片，限制包括四个窗口激活时间(tFAW)，大约40纳秒(ns)，行单元到行单元的延时(tRRD)，大约10ns，以及行周期时间(tRC)，大约48ns。
9.根据权利要求2所述的装置，其特征在于，其中，所述内存控制器利用两条相应的共享数据总线以及一条共享地址/命令总线从而耦合到两个芯片组，每个芯片组包括两个DDR3SDRAM芯片，其中，每个DDR3SDRAM芯片利用时钟信号总线以及芯片选择信号总线从而耦合到所述内存控制器，其中，DDR3SDRAM芯片中，输入/输出(Input/Output，I/O)总频率为约800兆赫兹(MHz)，查表性能为每秒钟约400兆个数据包(Mpps)。
10.根据权利要求2所述的装置，其特征在于，其中，所述内存控制器利用四条相应的共享数据总线以及一条共享地址/命令总线从而耦合到四个芯片组，每个芯片组包括两个DDR SDRAM芯片，且突发大小为16位，其中，每个DDR SDRAM芯片利用一条时钟信号总线以及一条芯片选择信号总线从而耦合到所述内存控制器，其中，DDR SDRAM芯片中，输入/输出(I/O)总频率约为1.6千兆赫(GHz)，查表性能约为每秒钟800兆个数据包(Mpps)。
11.一种网络器件，其特征在于，包括: 接收器，用来接收多个查表请求； 逻辑单元，用来生成多条命令，所述命令通过至少一条共享地址/命令总线和一条共享数据总线来指示访问多个交错内存芯片和多个交错内存库。
12.根据权利要求11所述的网络器件，其特征在于，其中，交替访问共享了地址/命令总线以及数据总线的内存芯片，其中，并行访问不共享任何总线的内存芯片。
13.根据权利要求11所述的网络器件，其特征在于，其中，在所述多个内存芯片中，至少有几个包括约两个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)芯片，此外，输入/输出(I/O)频率为约400兆赫兹(MHz)，查表效率为每秒钟约200兆次搜索(Msps)，且无需给内存芯片增加额外的引脚。
14.根据权利要求11所述的网络器件，其特征在于，其中，一个内存芯片包括约四个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)芯片，此外，输入/输出(I/O)频率为约800兆赫兹(MHz)，查表效率为每秒钟约400兆次搜索(Msps)，需要给内存芯片增加2个引脚以作芯片选择信号。
15.根据权利要求11所述的网络器件，其特征在于，其中，一个内存芯片包括约六个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)芯片，此外，输入/输出(I/O)频率为约1066兆赫兹(MHz)，查表效率为每秒钟约533兆次搜索(Msps)，需要给内存芯片增加4个引脚以作芯片选择信号。
16.根据权利要求11所述的网络器件，其特征在于，其中，通过给内存芯片增加6个引脚用于芯片选择信号，一个内存芯片包括约八个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)芯片，此外，输入/输出(I/O)频率为约1.6千兆赫(GHz)，查表效率为每秒钟约800兆次搜索(Msps)。
17.根据权利要求11所述的网络器件，其特征在于，其中，通过给内存芯片增加6个引脚用于芯片选择信号，一个内存芯片包括约16个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)芯片，此外，输入/输出(I/O)频率为约3.2千兆赫(GHz)，查表效率为每秒钟约1.6千兆次搜索(Gsps)。
18.—种网络装置实现方法，其特征在于，包括: 利用一个内存控制器从多个内存芯片中选择一个内存芯片； 利用所述内存控制器，从多个分配给内存芯片的内存库中选择一个内存库； 通过某些所述内存芯片之间共享的地址/命令总线的输入/输出(Input/Output，I/O)引脚来发送命令； 通过某些所述内存芯片之间共享的数据总线来发送数据字， 其中，在复用的机制下，通过所述共享地址/命令总线来发送命令，通过所述共享数据总线发送数据字。
19.根据权利要求18所述的网络装置实现方法，其特征在于，其中，所有的内存芯片操作一致，其中，对每个内存芯片进行多个库复制，从而支持查一个或多个表。
20.根据权利要求19所述的网络装置实现方法，其特征在于，其中，复制8个内存库来支持查一个表，复制4个内存库来支持查两个表，复制2个内存库来支持查4个表。
21.根据权利要求18所述的网络装置实现方法，其特征在于，其中，所有的内存芯片操作一致，其中， 不对内存芯片进行内存库复制。
【文档编号】G11C5/06GK103918032SQ201280053051
【公开日】2014年7月9日 申请日期:2012年10月31日 优先权日:2011年10月31日
【发明者】宋浩宇, 王心远, 曹玮 申请人:华为技术有限公司