减轻对长信号线的外部影响的制作方法
【专利摘要】减轻对长信号线的外部影响。根据本发明的实施例，存储器阵列的列包括配置为上拉列的位线的第一和第二晶体管。列包括第三晶体管，其配置为响应于列的反相位线的电平而有选择地上拉列的位线，以及第四晶体管，其配置为响应于列的位线的电平有选择地上拉列的反相位线。列进一步包括第五和第六晶体管，其配置为响应于钳制信号而有选择地上拉位线和反相位线，以及第七晶体管，其配置为响应于钳制信号而有选择地耦连列的位线和列的反相位线。
【专利说明】减轻对长信号线的外部影响
[0001]相关申请
[0002]本申请与标题为“AreaEfficient High Performance Memory Cell”的美国专利7，649，762相关，其被转让给本发明的受让人并且具有共同的发明人，并且其整体在此通用引用并入本文。
【技术领域】
[0003]本发明的实施例涉及集成电路设计与制造的领域。更具体地，本发明的实施例涉及用于减轻对长信号线的外部影响的系统和方法。
【背景技术】
[0004]各种集成电路大体上包括耦连类似电路的平行长线。例如，许多存储器阵列包括平行地耦连物理相互靠近的多个存储器单元的长位线。这类线的物理特性例如物理接近度和平行布局，可导致这类线之间的不想要的电子耦合。
[0005]图1 (常规技术)示出了根据常规技术的示例性存储器阵列100。存储器阵列100包括多个字线，例如WLO到WL255。字线170 (WL255)是一个示例性字线。存储器阵列100还包括多个位线，例如BLO到BL255。位线110 (BLO)和130 (BLl)是示例性位线。存储器阵列100进一步包括多个反相(invert)位线，例如BLBO (“位线棒”)到BLB255。反相位线120 (BLBO)和140 (BLBl)是示例性反相位线。
[0006]位于每个字线和位线的交叉处的是存储器单元，例如存储器单元150和存储器单元160。在示例性存储器阵列100中，单元(150，160)可被视为包括位线和反相位线这二者，虽然并不要求那样。在示例性存储器阵列100的情况中，字线例如字线170被置于激活状态(assert)，并且多个存储器单元的值在位线例如位线110和130上进行读取，以及在反相位线例如反相位线120和140上进行读取。例如，示出示例性存储器阵列100以产生b’ 00’作为字线170 (WL255)的前两位。类似地，示例性存储器阵列100存储b’ 10’作为字线180 (WLO)的前两位。
[0007]将理解的是，不要求位线110和130以及反相位线120和140操作为二进制信号，虽然那是可能的。位线和反相位线可操作为差分对，由同一列的位线和反相位线之间的电压差来确定信号值。将进一步理解的是，电压差可大于一位分辨率，例如，单个存储器单元可存储多于一位的信息。
[0008]放电速度以及因此位线的存取时间是在位线和/或反相位线上的电压和电流波形的函数，并且反过来取决于位线和反相位线上的负载。位线和反相位线包括长的平行结构，并且对不期望的相互影响敏感，包括例如在单元例如110和120内的位线和反相位线之间的电容性耦合，以及一个单元的线和邻近单元的线例如反相位线120和位线130之间的耦合。其他因素包括例如接地反弹也可过度地影响位线和/或反相位线。
[0009]不幸地，这类影响可导致存储器阵列不期望地运作缓慢，例如允许足够的持续期用于这类影响进行安置(settle)，或导致不利的错误操作，例如读取不正确的值。
【发明内容】
[0010]因此，需要的是用于减轻对长信号线的外部影响的系统和方法。附加需要的是减轻源于长信号线的列内的干扰的、用于减轻对长信号线的外部影响的系统和方法。进一步的需要是减轻源于长信号线的邻近列的干扰的、用于减轻对长信号线的外部影响的系统和方法。存在更进一步的需要，即与现存的集成电路的设计、制造和测试的系统和方法兼容和互补的、用于减轻对长信号线的外部影响的系统和方法。本发明的实施例提供这些优点。
[0011]根据本发明的第一实施例，电子电路包括第一晶体管，其配置为响应于钳制信号而有选择地上拉存储器阵列的位线，以及第二晶体管，其配置为响应于所述钳制信号而有选择地耦连所述位线和所述存储器阵列的同一单元中的反相位线。电子电路可包括第三晶体管，其配置为响应于所述钳制信号而有选择地上拉所述反相位线。
[0012]根据本发明的第二实施例，电子电路包括第一晶体管，其配置为有选择地上拉存储器阵列的位线，所述上拉响应于所述存储器阵列的同一单元的反相位线的电平，以及第二晶体管，其配置为响应于所述同一单元的所述反相位线的电平而有选择地上拉所述存储器阵列的所述反相位线。
[0013]根据本发明的第三实施例，集成电路存储器包括多个存储器单元，用于存储值。所述多个存储器单元配置为存储器单元的多个列。每列的存储单元由位线和反相位线所耦连。
[0014]所述多个列中的至少一个进一步包括第一晶体管，其配置为上拉所述列的所述位线，以及第二晶体管，其配置为上拉所述列的所述反相位线。所述列还包括第三晶体管，其配置为响应于所述列的所述反相位线的电平而有选择地上拉所述列的所述位线，以及第四晶体管，其配置为响应于所述列的所述位线的电平而有选择地上拉所述列的所述反相位线。所述列进一步包括第五晶体管，其配置为响应于钳制信号而有选择地上拉所述列的所述位线，以及第六晶体管，其配置为响应于所述钳制信号而有选择地上拉所述列的所述反相位线，以及第七晶体管，其配置为响应于所述钳制信号而有选择地耦连所述列的所述位线和所述列的所述反相位线。
【专利附图】
【附图说明】
[0015]附图合并到说明书中并形成说明书的一部分，其示出本发明的实施例，并与说明书一起用于解释本发明的原理。除非另外注释，否则并未按比例绘制附图。
[0016]图1示出了根据常规技术的示例性存储器阵列。
[0017]图2示出了根据本发明实施例的上拉电路。
[0018]图3示出了根据本发明实施例的交叉耦合电路。
[0019]图4示出了根据本发明实施例的预充(precharge) /钳位电路。
【具体实施方式】
[0020]现在将详细参考本发明的各实施例，减轻对长信号线的外部影响，其示例示出在附图中。虽然本发明将结合这些实施例加以描述，但是可以理解它们并非旨在将本发明限定于这些实施例。相反，本发明旨在覆盖如随附权利要求所限定的本发明精神和范围内所包括的替代、修改和等同物。此外，在本发明的以下详细描述中，将阐述大量的具体细节以提供对本发明更透彻的理解。然而，本领域的技术人员应该清楚，本发明可以在没有这些具体细节的情况下得以实践。在其他实例中，并未对公知的方法、过程、部件和电路加以详细描述，以避免对本发明的各方面造成不必要的混淆。
[0021]符号和命名
[0022]随后的详细描述的一些部分以过程、步骤、逻辑块、处理和其他可在计算机存储器上实施的操作数据位的符号表示的形式呈现。这些描述和表示是数据处理领域技术人员将其工作内容最有效地传达给本领域其他技术人员所使用的方式。在这里，通常将过程、计算机执行步骤、逻辑块、处理等等构思成带来期望结果的指令或步骤的自洽序列。步骤是要求物理量的物理操作的步骤。一般地，虽然不是必要的，这些量表现为能在计算机系统中存储、传送、组合、比较以及进行其他操作的电信号或磁信号的形式。已经证实以位、数值、元素、符号、字符、项、数字等来指代这些信号有时是方便的，这主要由于普通使用的原因。
[0023]然而，应该记住的是所有这些和类似的术语都将与合适的物理量相关联，其只不过是适用于这些量的方便的标签。除非下面的讨论另有明显的特别声明，否则认同的是，贯穿本发明，讨论中所使用的诸如“附加”或“处理”或“形成”或“粗化”或“填充”或“存取”或“实施”或“生成”或“调整”或“创建”或“执行”或“计算”或“确定”或“测量”或“采集”或“运行”等等的术语指代计算机系统或类似电子计算设备的动作和处理，该计算机系统或类似电子计算设备操作在计算机系统的寄存器和存储器中表示为物理(电子)量的数据并将其转换为在计算机系统存储器或寄存器或其他这样的信息存储、传输或显示设备中类似地表示为物理量的其他数据。
[0024]根据本发明的实施例以P-沟道金属氧化物场效应晶体管pMOSFET也称为PMOS器件示出。根据本发明的实施例很好地适合于NMOS实施例，并且这类实施例被视为在本发明的范围内。
[0025]根据本发明的实施例以只读存储器(ROM)阵列的形式示出，例如如图1 (常规技术)中所示出的。根据本发明的实施例很好地适合于结合标题为“Area Efficient HighPerformance Memory Cell”的美国专利7，649，762的公开而使用，其整体通过引用并入本文。将理解的是，根据本发明的实施例还很好地适合于各种其他电路类型，包括其他类型的存储器，例如随机存取存储器(RAM)、可编程只读存储器(PR0M)、可擦除的可编程只读存储器(EPR0M)、“闪速”存储器等等。根据本发明的实施例进一步很好地适合于各种非存储器电路。
[0026]减轻对长信号线的外部影响
[0027]图2示出了根据本发明实施例的上拉电路200。上拉电路200包括耦连到位线110(BLO)的P-型金属氧化物半导体(PMOS)器件210和耦连到反相位线120 (BLBO)的PMOS器件220。PMOS器件210和220应针对每对位线和反相位线例如存储器阵列的每“列”而被复写。PMOS器件210和220 —直导通。他们操作以补偿泄漏电流并使遭受来自一个或多个相邻线的不期望的影响的位线和反相位线稳定。
[0028]PMOS器件210的源极耦连到供电电压，例如Vdd。PMOS器件210的漏极耦连到位线110 (BLO)0 PMOS器件220的源极耦连到供电电压，例如Vdd。PMOS器件220的漏极耦连到反相位线120(BLB0)。PMOS器件210和220的栅极耦连到接地参考，例如Vss，这使这类器件一直导通(当被供电时)。
[0029]PMOS器件210和220应大体上较弱，例如表现为具有比组成存储器阵列电路的标准器件小的驱动电流。例如，PMOS器件210和220应被存储器单元的动作所克服。PMOS器件210和220可针对其期望的强度通过任何适合的技术来被构建，例如，采用宽度与长度的减小的比(W/L)被模式化。PMOS器件210和220也可表示导致累积的“弱”驱动电流的多个器件的堆。
[0030]图3示出了根据本发明实施例的交叉耦合电路300。交叉耦合电路300包括P-型金属氧化物半导体(PMOS)器件310和PMOS器件320。PMOS器件310和320应该针对每对位线和反相位线例如存储器阵列的每“列”而被复写。
[0031]PMOS器件310的源极耦连到供电电压，例如Vdd。PMOS器件320的源极耦连到供电电压，例如Vdd。PMOS器件310的漏极耦连到位线110 (BLO)和PMOS器件320的栅极。PMOS器件320的漏极耦连到反相位线120 (BLBO)和PMOS器件310的栅极。以该方式，位线110 (BLO)上的电平控制PMOS器件320，而反相位线120 (BLBO)上的电平控制PMOS器件310。PMOS器件310和320可以是“正常”强度的。
[0032]交叉耦合电路300操作以补偿在同一列中的被置于激活状态的位线(或反相位线)和反相位线(或位线)之间的耦连。例如,反相位线120 (BLBO)可能被位线110 (BLO)的放电所影响，例如由于电容性耦合和其他因素。
[0033]交叉耦合电路300操作以补偿这类耦连。响应于位线110被放电到Vdd减去PMOS器件320的阈值电压以下，PMOS器件320将接通并将反相位线120 (BLBO)上拉回到Vdd。同时，反相位线120 (BLBO)的高电平将保持PMOS器件310断开，这允许位线110 (BLBO)正常地操作。当反相位线反相位线120 (BLBO)放电时，发生类似的操作。
[0034]图4示出了根据本发明实施例的预充/钳位电路400。预充/钳位电路400包括P-型金属氧化物半导体(PMOS)器件410、PMOS器件420和PMOS器件430。应该针对每对位线和反相位线例如存储器阵列的每“列”，复制预充/钳位电路400。图4还示出了用于解码预充信号440 (PCHGBO)和450 (PCHGBl)的逻辑电路490，此处“ADR0_FF”是列的地址线，并且“pchgbi ”是全局预充信号。
[0035]PMOS器件410的源极耦连到供电电压，例如Vdd。PMOS器件410的漏极耦连到位线110 (BLO)0 PMOS器件420的源极耦连到供电电压，例如Vdd。PMOS器件420的漏极耦连到反相位线120 (BLBO)。PMOS器件430的源极和漏极耦连到位线110 (BLO)和反相位线120 (BLBO)0 PMOS器件410、420和430的栅极耦连到预充信号440 (PCHGBO)0逻辑电路490示出了预充信号440 (PCHGBO)的生成。PMOS器件410、420和430应是相对强的器件，例如它们应表现为具有高驱动电流。
[0036]类似地，PMOS器件460、470和480形成用于第二列例如包括位线130 (BLl)和反相位线140 (BLBl)的列的第二预充/钳位电路。应该理解，PMOS器件460、470和480的栅极不耦连到预充信号440 (PCHGBO )。而是PMOS器件460、470和480的栅极耦连到不同的预充信号，预充信号450 (PCHGB1)。逻辑电路490示出了预充信号450 (PCHGBl)的生成。
[0037]预充/钳位电路具有两个主要功能:预充所选择的位线/反相位线，并钳制未被选择的列的位线/反相位线。在预充周期期间，预充信号440 (PCHGBO)和450 (PCHGBl)为低，并且PMOS器件410和420将分别将位线110 (BLO)和反相位线120 (BLBO)拉到Vdd。[0038]在读操作期间，响应于第O列的选择，预充信号440 (PCHGBO)将变高。因为选择了第O列，未选择第I列，所以预充信号450 (PCHGBl)为低。因此用于第I列的预充器件(PM0S器件460和470)导通，并且它们将把位线130 (BLl)和反相位线140 (BLBl)钳制到Vdd，这减少对相邻列例如对第O列的干扰。
[0039]PMOS器件430和480用于均衡列内的位线和反相位线上的电荷。它们具有与预充器件相同的逻辑控制感。当列被选择时，例如，相对应的预充信号为低，PMOS器件430或480将接通，这形成在列内的位线和反相位线之间的导电通路。将理解的是，均衡器件例如PMOS器件430或480在其列被选择时决不应导通。
[0040]总之，在读操作期间，包括逻辑电路490的预充/钳位电路400在未被选择的所有列中，操作以上拉所有位线例如位线130和反相位线例如反相位线140。在读操作期间，针对未被选择的所有列，预充/钳位电路400还操作以均衡列内的位线和反相位线之间的电荷。当预充时，预充/钳位电路400受全局预充信号例如“pchgbi”的支配而操作以预充位线和反相位线。
[0041]将理解的是，上拉电路200 (图2)、交叉耦合电路300 (图3)以及预充/钳位电路400 (图4)是兼容并互补的，并且很好地适合于一起使用。例如，上拉电路200 (图2)可减少在位线和反相位线上的泄漏电流的效应。交叉耦合电路300 (图3)可减少存储单元内的位线和反相位线之间的干扰。预充/钳位电路400 (图4)可减少不同存储单元之间的位线和反相位线之间的干扰。根据本发明的实施例，电路可受益于任何两个或所有这三个电路的添加，并且这类组合被视为在本发明的范围内。
[0042]根据本发明的实施例很好地适合于多电平存储器电路，例如存储与多个位相对应的多于两个电平的电荷和/或电流的存储器电路。例如，能够存储并检测或读取一个单元中的四个不同电压电平的存储器电路可以在一个这类单元中存储两位信息。部分地因为本发明所促进的外部干扰的减少，所以这类多电平存储器单元的操作可被使能和/或改进。
[0043]根据本发明的实施例提供用于减轻对长信号线的外部影响的系统和方法。此外，根据本发明的实施例提供减轻源于长信号线的列内的干扰的、用于减轻对长信号线的外部影响的系统和方法。进一步地，根据本发明的实施例提供减轻源于长信号线的邻近列的干扰的、用于减轻对长信号线的外部影响的系统和方法。再进一步地，根据本发明的实施例提供与集成电路的设计、制造和测试的现存系统和方法兼容和互补的、用于减轻对长信号线的外部影响的系统和方法。
[0044]这样，描述了本发明的各实施例。虽然已在特定实施例中描述了本发明，但是应该理解本发明不应被解释为受限于这类实施例，而应根据下面的权利要求来解释本发明。
【权利要求】
1.一种电子电路,包括: 第一晶体管，其配置为响应于钳制信号而有选择地上拉存储器阵列的位线；以及 第二晶体管，其配置为响应于所述钳制信号而有选择地耦连所述位线和所述存储器阵列的同一单元中的反相位线。
2.根据权利要求1所述的电子电路，进一步包括第三晶体管，其配置为响应于所述钳制信号而有选择地上拉所述反相位线。
3.根据权利要求2所述的电子电路，进一步包括: 第四晶体管，其配置为响应于第二钳制信号而有选择地上拉存储器阵列的第二位线；以及 第五晶体管，其配置为响应于所述第二钳制信号而有选择地耦连所述第二位线和所述存储器阵列的同一第二单元中的第二反相位线。
4.根据权利要求3所述的电子电路，进一步包括第六晶体管，其配置为响应于所述第二钳制信号而有选择地上拉所述第二反相位线。
5.根据权利要求2所述的电子电路，其中所述第一和第三晶体管进一步配置为在所述单元的读操作之前对所述位线和所述反相位线进行预充电。
6.根据权利要求1所述的电子电路，其中所述第二钳制信号配置为当所述单元配置为被读时被置于激活状态。
7.根据权利要求1`所述的电子电路，其中所述钳制信号配置为当所述单元未配置为被读时被置于激活状态。
8.—种电子电路,包括: 第一晶体管，其配置为有选择地上拉存储器阵列的位线，所述上拉响应于所述存储器阵列的同一单元的反相位线的电平；以及 第二晶体管，其配置为响应于所述同一单元的所述反相位线的电平而有选择地上拉所述存储器阵列的所述反相位线。
9.根据权利要求8所述的电子电路，进一步包括: 第三晶体管，其配置为上拉所述存储器阵列的所述位线；以及 第四晶体管，其配置为上拉所述存储器阵列的所述反相位线。
10.根据权利要求9所述的电子电路，其中所述第三和第四晶体管比所述第一和第二晶体管弱。
11.根据权利要求10所述的电子电路，其中所述第一和第二晶体管的驱动电流足以分别克服所述第三和第四晶体管的相反驱动电流。
12.根据权利要求10所述的电子电路，其中所述第一和第二晶体管的特征在于，具有分别比所述第三和第四晶体管大的宽度与长度的比(W/L)。
13.一种集成电路存储器，包括: 多个存储器单元，用于存储值； 所述多个存储器单元配置为存储器单元的多个列，每列的存储单元由位线和反相位线所耦连； 所述多个列中的至少一列进一步包括: 第一晶体管，其配置为上拉所述列的所述位线；以及第二晶体管，其配置为上拉所述列的所述反相位线； 第三晶体管，其配置为响应于所述列的所述反相位线的电平而有选择地上拉所述列的所述位线； 第四晶体管，其配置为响应于所述列的所述位线的电平而有选择地上拉所述列的所述反相位线； 第五晶体管，其配置为响应于钳制信号而有选择地上拉所述列的所述位线； 第六晶体管，其配置为响应于所述钳制信号而有选择地上拉所述列的所述反相位线； 第七晶体管，其配置为响应于所述钳制信号而有选择地耦连所述列的所述位线和所述列的所述反相位线。
14.根据权利要求13所述的集成电路存储器，进一步包括产生所述钳制信号的电路。
15.根据权利要求13所述的集成电路存储器，其中所述第一和第二晶体管比所述第三和第四晶体管弱。
16.根据权利要求13所述的集成电路存储器，其中所述第五、第六和第七晶体管比所述第三和第四晶体管强。
17.根据权利要求13所述的集成电路存储器，其中，针对所述存储器阵列的至少一个其他列，所述第一、第二、第三、第四、第五、第六和第七晶体管是重复的。
18.根据权利要求17所述的集成电路存储器，其中所述第五、第六和第七晶体管配置为受控于列唯一钳制信号。`
19.根据权利要求13所述的集成电路存储器，其中所述钳制信号配置为当所述列未配置为被读时被置于激活状态。
20.根据权利要求13所述的集成电路存储器，其中将所述位线和所述反相位线中的一个连接到漏极区域的通孔确定存储在所述多个存储器单元中的一个存储器单元中的值。
【文档编号】G11C7/12GK103871451SQ201310690567
【公开日】2014年6月18日 申请日期:2013年12月16日 优先权日:2012年12月14日
【发明者】扬戈, 林宏国, 张曦, 余佳妮, 龚海燕 申请人:辉达公司