防止存储器芯片内部存储单元上下电被改写电路结构的制作方法
【专利摘要】本实用新型涉及存储器芯片的安全性设计，具体为一种防止存储器芯片内部存储单元上下电被改写电路结构，其电路结构简单，成本低，不会出现内部存储单元上下电时被改写的问题，其包括复位电路，复位电路连接存储器控制逻辑电路和存储单元，存储单元通过控制线、地址线、数据线连接存储器控制逻辑电路，存储器控制逻辑电路连接芯片接口电路，其特征在于，存储器控制逻辑电路上设置复位地址控制逻辑电路。
【专利说明】防止存储器芯片内部存储单元上下电被改写电路结构
【技术领域】
[0001]本实用新型涉及存储器芯片的安全性设计，具体为一种防止存储器芯片内部存储单元上下电被改写电路结构。
【背景技术】
[0002]I2C、SPI等串行存储器芯片在上下电过程中，一般会有内部复位电路进行系统复位，防止芯片在上下电过程中的误动作，避免内部存储单元被意外改写。但在实际应用中，芯片在上下电时，如果内部的复位信号已经消失，但仍然处在欠电压状态的情况下，则芯片内部的控制电路会工作在不稳定状态下，存在造成芯片内部的存储单元被改写的可能。
[0003]通用的存储器芯片常用的内部架构如图1，在上下电过程中，外部电源达到一定的阈值，但低于芯片的最低正常工作电压时，内部复位电路会送出系统的复位信号，控制逻辑和存储单元会被随之被复位，保证存储单元不会被意外操作，在上述电路中，当芯片内复位电路的电压阈值偏低或者复位单元提供的复位时间偏短时，如果外部电源上电较慢，在复位结束时芯片可能还处在欠压的状态下，此时芯片内部控制电路已经动作，但由于电压较低，存在误动作和储存单元被改写的可能。
[0004]目前存储器芯片设计中一般的做法为结合芯片的最低工作电压和工艺的偏差，尽可能将复位单元的最低阈值电压抬高，确保该工作电压(也即复位电路阈值电压)下芯片的控制部分能正常动作，另外也有通过延长复位时间来等待外部电压稳定的方法，但当对芯片有低电压工作要求或较短的启动时间要求的情况下，便不能提高复位阈值电压和复位时间，存在前述问题。
【发明内容】
[0005]为了解决上述问题，本实用新型提供了一种防止存储器芯片内部存储单元上下电被改写电路结构，其电路结构简单，成本低，不会出现内部存储单元上下电时被改写的问题。
[0006]其技术方案是这样的:其包括复位电路，所述复位电路连接存储器控制逻辑电路和存储单元，所述存储单元通过控制线、地址线、数据线连接存储器控制逻辑电路，所述存储器控制逻辑电路连接芯片接口电路，其特征在于，所述存储器控制逻辑电路上设置复位地址控制逻辑电路。
[0007]其进一步特征在于，所述存储单元上设置例外地址控制逻辑电路，所述复位地址控制逻辑电路连接所述例外地址控制逻辑电路。
[0008]采用本实用新型的电路后，存储器控制逻辑电路上设置复位地址控制逻辑电路，上下电时，复位电路工作进行复位操作时输出存储单元的例外地址，该地址是非有效地址，为存储单元电路不存在的地址空间，存储单元处于被屏蔽状态，不会出现被改写的问题，在收到芯片结构电路的正常操作指令后置位成存储单元正常操作地址，该地址为有效地址，恢复到正常操作，该电路结构简单，成本低。【专利附图】
【附图说明】
[0009]图1为现有技术结构示意图；
[0010]图2为本实用新型结构示意图；
[0011]图3为本实用新型操作过程示意图。
【具体实施方式】
[0012]见图2所示，一种防止存储器芯片内部存储单元上下电被改写电路结构，其包括复位电路，复位电路连接存储器控制逻辑电路和存储单元，存储单元通过控制线、地址线、数据线连接存储器控制逻辑电路，存储器控制逻辑电路连接芯片接口电路，存储器控制逻辑电路上设置复位地址控制逻辑电路；存储单元上设置例外地址控制逻辑电路，复位地址控制逻辑电路连接例外地址控制逻辑电路，在例外地址的输入下，存储单元的擦写控制信号即使存在，也不会有是记得擦写动作，更好地保证了存储器芯片的存储单元不会被改写。
[0013]其工作原理如下所述:如图3所示，存储器芯片上电操作时，芯片电源Vcc的电压值逐渐增大，当Vcc超过复位输出阈值电压但低于芯片最低工作电压时，复位电路发出复位信号，在存储器芯片欠压工作期间，复位地址控制逻辑电路工作，输出存储单元的例外地址，此时存储单元处于被屏蔽状态，擦写动作无效，一直到上电操作完成，确保不存在误操作；上电操作完成后，存储器芯片正常工作后，存储器控制逻辑电路工作，输出存储单元的正常地址，存储器芯片正常工作；当存储器芯片操作完成，芯片下电时，当Vcc以低于复位输出阈值电压时，复位地址控制逻辑电路工作，输出存储单元的例外地址，此时存储单元处于被屏蔽状态，擦写动作无效，此时同时不存在误操作。
【权利要求】
1.一种防止存储器芯片内部存储单元上下电被改写电路结构，其包括复位电路，所述复位电路连接存储器控制逻辑电路和存储单元，所述存储单元通过控制线、地址线、数据线连接存储器控制逻辑电路，所述存储器控制逻辑电路连接芯片接口电路，其特征在于，所述存储器控制逻辑电路上设置复位地址控制逻辑电路。
2.根据权利要求1所述的一种防止存储器芯片内部存储单元上下电被改写电路结构，其特征在于，所述存储单元上设置例外地址控制逻辑电路，所述复位地址控制逻辑电路连接所述例外地址控制逻辑电路。
【文档编号】G11C11/56GK203644398SQ201320712972
【公开日】2014年6月11日 申请日期:2013年11月13日 优先权日:2013年11月13日
【发明者】张爱东, 金建明 申请人:无锡普雅半导体有限公司