非易失性位单元阵列中的信号电平转换的制作方法

非易失性位单元阵列中的信号电平转换的制作方法
【专利摘要】本发明涉及非易失性位单元阵列中的信号电平转换。一种片上系统(SoC)包括被配置为在较低电源电压上工作的一个或更多个核逻辑块和被配置为在较高电源电压上工作的存储器阵列。存储器中的每个位单元具有串联连接在第一板线和第二板线之间的两个铁电电容器以形成节点Q。响应于较低电源电压通过激活写驱动器以提供数据位电压，从而将数据位电压传输到节点Q。通过激活耦合至所选位单元的节点Q上的感测放大器以使感测放大器感测所述节点Q上的数据位电压，并将节点Q上的数据位电压提高到所述较高电源电压作为响应，从而升高节点Q上的数据位电压。
【专利说明】非易失性位单元阵列中的信号电平转换
【技术领域】
[0001]本发明一般涉及非易失性存储器单元及其在系统中的应用，并且具体地，涉及与逻辑阵列结合以提供非易失性逻辑模块。
【背景技术】
[0002]很多便携式电子设备如便携式电话、数码相机/可携式摄像机、个人数字助理、膝上型计算机以及视频游戏机都靠电池工作。在非活动期间，该设备可以不执行处理操作并且可被设置为断电或待机电源模式以省电。提供给电子设备内的一部分逻辑的电力在低功耗待机电源模式中可被关闭。然而，待机电源模式期间泄漏电流的存在对设计便携式的、电池供电的设备提出挑战。数据保持电路如设备内的触发器和/或锁存器可被用来在设备进入待机电源模式之前存储状态信息以用于后续使用。数据保持锁存器，也可被称作影子锁存器或气球锁存器，通常由单独的“永远开启”电源供电。
[0003]用于减少非活动期间的泄漏电流的一种已知技术利用多阈值CMOS (MTCMOS)技术来实现影子锁存器。在这种方法中，影子锁存器利用厚的栅极氧化物晶体管和/或高阈值电压(Vt)晶体管减少待机电源模式中的泄漏电流。在正常操作期间(例如，有效电源模式期间)，影子锁存器通常与其它电路断开以保持系统性能。为了在“主从”触发器拓扑中保持数据，第三锁存器，例如影子锁存器，可被加到主锁存器和从锁存器中用于数据保持。在其它情况中，从锁存器可被配置以在低功率操作期间作为保持锁存器工作。然而，仍然需要一些电力来保持保存的状态。例如,参看美国专利7639056,“Ultra Low Area OverheadRetention Flip-Flop for Power-Down Applications (用于断电应用的超低面积开销的保持触发器)”。
[0004]片上系统(SoC)是现在一个经常使用的概念；其基本方法是将越来越多的功能集成到给定设备。这种集成能够采用硬件或软件解决方案的形式。通常通过增加的时钟速率和更高级的过程节点来获得性能改进。许多SoC设计将各种外围设备和存储器电路与微处理器核或多核配对。
[0005]能量收集，也被称为功率收集或能量寻找，是通过其从外部源获得、捕获、以及存储能量的过程，用于小型、无线独立设备，如在可穿戴电子产品和无线传感器网络中使用的那些设备。收集的能量可来自各种源，例如:太阳能、热能、风能、盐度梯度和动能等。然而，典型的能量收集器为低能量电子产品提供非常少量的动力。能量收集器的能量源作为周围背景存在并且可用于使用。例如，温度梯度存在于内燃机的运行和城市中；由于无线电和电视广播，环境中存在大量的电磁能量，等等。

【发明内容】
【专利附图】

【附图说明】
[0006]现在仅通过实例并参考附图描述根据本发明的具体实施例:[0007]图1是包括本发明实施例的片上系统(SoC)的一部分的功能性框图；
[0008]图2是用于图1的SoC中的一个触发器云的更详细的框图；
[0009]图3是图示铁电电容器呈现的极性滞后的曲线图；
[0010]图4-7是示出铁电非易失性位单元的一个实施例的原理图和时序图；
[0011]图8-9是示出铁电非易失性位单元的另一个实施例的原理图和时序图；
[0012]图10是示出用于图1的SoC中的NVL阵列的框图；
[0013]图1lA和图1lB是用于图10的NVL阵列中的输入/输出电路的更详细的原理图。
[0014]图12A是示出读周期期间偏移电压测试的时序图；
[0015]图12B示出在偏移电压扫描期间产生的直方图；
[0016]图13是示出了在图10的NVL阵列中奇偶生成的原理图；
[0017]图14是示出NVL阵列中的电源域的框图；
[0018]图15是用于NVL阵列中的电平转换器的原理图；
[0019]图16是示出在铁电位单元内使用感测放大器的电平转移操作的时序图；
[0020]图17示出非易失性位单元阵列中信号电平转换的示例性操作流程图；以及
[0021]图18是包括NVL阵列的另一个SoC的框图。
[0022]根据附图和下列详细描述，本实施例的其它特征将变得明显。
【具体实施方式】
[0023]现在将参照附图详细描述本发明的具体实施例。出于一致性考虑，各个附图中的类似元件由类似的附图标记表示。在本发明的实施例的下列详细描述中，为了提供本发明更全面的理解，阐述若干具体细节。然而，对于本领域技术人员来说没有这些具体细节，本发明也可被实施，这是明显的。在其它例子中，已知的特征没有被详细描述以避免不必要的复杂化本说明书。
[0024]在此描述的片上系统(SoC)包括一个或更多个被配置为在较低电源电压上工作的核逻辑块和被配置为在较高电源电压上工作的存储器阵列。存储器中的每个位单元具有串联连接在第一板线和第二板线之间以形成节点Q的两个铁电电容器。通过响应于较低电源电压激活写驱动器以提供数据位电压，从而将数据位电压传输到节点Q。可通过激活耦合至所选位单元的节点Q的感测放大器，从而感测放大器感测节点Q上的数据位电压，并将节点Q上的数据位电压提高到较高电源电压作为响应，以升高节点Q上的数据位电压。
[0025]虽然现有技术系统使用保持锁存器保持低功耗操作期间逻辑模块中的触发器的状态，但保持状态仍然需要一些电力。本发明的实施例可使用非易失性元件在电力被完全移除时保持逻辑模块中的触发器的状态。这种逻辑元件在这将被称作非易失性逻辑(NVL)。在SoC(片上系统)内与NVL —起实现的微控制单元(MCU)可具有停止、断电、和上电的能力而没有功能性的丢失。在电力被完全移除后，不要求系统重置/重启以恢复操作。这种能力对于新兴能量收集应用是很理想的，例如近场通信(NFC)、射频识别(RFID)应用、以及嵌入式控制和监测系统，例如，其中重置/重启过程的时间和功率成本能够消耗很多可用能量、留下很少或没有留下能量用于有用的计算、感测或控制功能。尽管本实施例利用包括用于排序SoC状态机的可编程MCU的SoC(片上系统)，本领域的一个技术人员能明白NVL能够被应用到硬编码为如常规逻辑门或R0M(只读存储器)、PLA(可编程逻辑阵列)、或基于PLD (可编程逻辑器件)的控制系统的状态机。
[0026]本发明的实施例可包括在SoC内以形成一个或更多个非易失性逻辑块。例如，基于非易失性逻辑(NVL)的SoC可在接收电力中断时备份它的工作状态(所有的触发器)，在睡眠模式具有零泄漏，以及一旦上电则需要少于400ns恢复系统状态。
[0027]没有NVL，芯片要么必须使所有触发器被供电处在至少低功耗保持状态中，该状态即使在待机模式也需要持续的电源，要么在上电之后浪费能量和时间重启。对于能量收集应用，NVL是有用的，因为不需要恒定的电源来保持触发器(FF)的状态，并且即使当间歇性电源可用时，仅启动代码都会消耗所有收集的能量。对于具有有限冷却和电池容量的手持设备，具有“即时启动”能力的零泄漏IC(集成电路)是理想的。
[0028]铁电随机存取存储器(FRAM)是具有与DRAM(动态随机存取存储器)类似的表现的非易失性存储器技术。能够存取每个单独的位，但是不同于EEPROM(电可擦除可编程只读存储器)或闪存，FRAM不要求特殊的顺序来写数据，也不要求电荷泵来获得所需的较高编程电压。每个铁电存储器单元包括一个或更多个铁电电容器(FeCap)。各个铁电电容器可被用作在此描述的NVL电路中的非易失性元件。
[0029]图1是包括本发明的一个实施例的片上系统(SoC)IOO的一部分的功能性框图。尽管在此使用术语SoC代表包括一个或更多个系统元件的集成电路，但是其它实施例可包括在各种类型的集成电路中，这些集成电路包括提供非易失性状态保持的功能性逻辑块如锁存器和触发器。在大型阵列的受控环境外嵌入非易失性元件提出可靠性和制造挑战，如参考文献[2-5]中更详细地描述。NVL位单元通常设计有最大读取信号裕量和原位裕量(in-situ margin)测试性，如用于任何NV-存储器技术所需要的。然而，考虑到面积开销，增加可测试特征件到各个NVL FF可能是被禁止的。为了分摊测试特征件成本和提供可制造性，使用256位迷你阵列110实现SoClOO，所述256位迷你阵列110在此将被称作NVL阵列，基于FeCap (铁电电容器)的位单元分散在整个逻辑云中以在电力移除时保存各种触发器120的状态。FF120的每个云102-104包括关联的NVL阵列110。中央NVL控制器106控制所有阵列和它们与FF120的通信。尽管在此示出三个FF云102-104，但是SoClOO可具有附加的，或更少的FF云，FF云全部由NVL控制器106控制。现有的NVL阵列实施例使用256位迷你阵列，但是本领域技术人员能够容易地想到阵列可根据需要具有更多或更少位数。
[0030]SoClOO通过使用修改的保持触发器120实现。存在各种已知的方式实现保持触发器。例如，数据输入可由第一锁存器锁存。耦合到第一锁存器的第二锁存器可在待机电源模式下第一锁存器无效时接收用于保持的数据输入。第一锁存器从第一电力线接收电力，其中第一电力线在待机电源模式期间切断。第二锁存器从第二电力线接收电力，其中第二电力线在待机模式期间保持开启。控制器接收时钟输入和保持信号以及提供时钟输出给第一锁存器和第二锁存器。保持信号的改变指示转换到待机电源模式。控制器继续将时钟输出保持在预定电压水平并且第二锁存器在待机电源模式中继续从第二电力线接收电力，从而保持该数据输入。美国专利 7639056“Ultra Low Area Overhead Retention Flip-Flopfor Power-Down Application(用于断电应用的超低面积开销的保持触发器)”详细描述了这种保持锁存器，其通过引用纳入于此。保持锁存器的另一个实施例将参考图2进行更详细地描述。在那个实施例中，保持触发器架构不需要时钟在保持期间保持在特定状态。在这种“时钟自由” NVL触发设计中，“不关心”保持期间的时钟值。
[0031]在SoClOO中，改变的保持FF120包括简单输入和控制改变以在系统转换到断电状态时允许每个FF的状态被保存到NVL阵列110中关联的FeCap位单元中。当系统恢复时，接着保存的状态被从NVL阵列110传回到每个FF120。在SoClOO中，NVL阵列110和控制器106工作在称作VDDN的NVL电源域上并且在正常操作期间关闭。所有的逻辑、存储器块107如ROM (只读存储器)和SRAM (静态随机存取存储器)、以及FF的主级工作在称作VDDL的逻辑电源域上。FRAM(铁电随机存取存储器)阵列直接连接到专用全局电源轨(VDDZ)，VDDZ保持在FRAM所需的较高固定电压上。在一典型的实施例中，VDDZ是固定电源并且只要VDDL保持在比VDDZ低的电势上，则VDDL能够变化。注意FRAM阵列103可包括集成电源开关，其允许FRAM阵列根据需要断电。然而，能够容易看出没有内部电源开关的FRAM阵列能够与FRAM阵列外部的电源开关联合使用。保持FF的从级工作在称作VDDR域的保持电源域上，以使在待机操作模式中能够进行常规保持。
[0032]表1综述在正常操作、系统备份到NVL阵列、睡眠模式、系统从NVL阵列恢复、以及回到正常操作期间的电源域操作。表1也详列了在待机空闲模式期间所使用的域，该模式在系统软件的控制下启动以使用保持触发器的易失性保持功能进入降低的功耗状态。开关组如在108指示的，被用于控制各种电源域。可具有多个开关，它们分布在整个SoClOO中并由SoCIOO上的处理器执行的软件和/或SoClOO中的硬件控制器(未示出)控制。除了这里示出的那些，还可以有额外的域，如将在后面描述的。
[0033]
【权利要求】
1.一种片上系统，即SoC,包括: 一个或更多个核逻辑块，其被配置为在较低电源电压上工作； 存储器阵列，其被配置为在较高电源电压上工作，其中所述存储器阵列包括: η行乘m列位单元； m条位线,所述位线的每条稱合至m列位单元的相应的一列； m个写驱动器，所述驱动器的每个耦合至所述m条位线的相应的一条，其中所述m个写驱动器被配置为在所述较低电源电压下工作；并且其中每个位单元包括: 串联连接在第一板线和第二板线的两个铁电电容器，从而节点Q形成在所述两个铁电电容器之间； 耦合到所述节点Q的感测放大器，其中所述感测放大器被配置为工作在所述较高电源电压上；和 耦合在所述节点Q和所述m条位线的其中一条之间的传输门；并且其中所述存储器阵列进一步包括控制器，其中所述控制器可操作以通过执行下列操作执行所选位单元的写周期: 响应于所述较低电源电压激活耦合至所选单元的所述位线的所述写驱动器以提供数据位电压并使能所选位单元的所述传输门，从而所述数据位电压被传输至所选位单元的所述节点Q ； 将所述所选位单元的所述节点Q与所述写驱动器隔离；以及 激活所述所选位单元的所述感测放大器，从而所述感测放大器感测所述节点Q上的所述数据位电压以及将所述节点Q上的所述数据位电压提高到所述较高电源电压作为响应。
2.根据权利要求1所述的SoC，其中每个位单元进一步包括: 串联连接在所述第一板线和所述第二板线之间的另外两个铁电电容器，从而节点QB形成在所述另外两个铁电电容器之间，和 耦合在所述节点QB和所述m条位线的差分位线之间的第二传输门， 其中所述感测放大器耦合到所述节点Q和所述节点QB以感测由所述驱动器和所述第二驱动器提供的所述节点Q和所述节点QB上的差分电压； 其中，在第二写驱动器响应于所述较低电源电压提供差分数据位电压之后，所选单元的节点QB也与所述第二写驱动器隔离；并且 其中激活所述所选位单元的所述感测放大器使所述感测放大器感测所述节点Q和所述节点QB上的所述差分数据位电压，并将所述节点Q和所述节点QB的其中一个上的所述数据位电压提高到所述较高电源电压作为响应。
3.根据权利要求1所述的SoC，其中所述控制器位于使用所述较低电源电压的电压域中，进一步包括耦合至所述控制器的多个电平转换器，其中所述电平转换器的其中一个耦合在所述控制器和所述第一板线之间，所述电平转换器的另一个耦合在所述控制器和所述第二板线之间， 其中所述多个电平转换器包括在耦合至所述较高电源电压的半导体区域内，并且所述控制器包括在耦合至所述较低电源电压的半导体区域内，并且其中所述控制器经由互补控制信号耦合至所述多个电平转换器的每一个。
4.根据权利要求1所述的SoC，其中所述SOC进一步包括易失性触发器组，并且其中所述易失性触发器的每一个可互换地耦合到所述非易失性位单元的相应的一个。
5.根据权利要求4所述的SoC阵列，其中所述SoC进一步包括多个存储器阵列和多组易失性触发器。
6.根据权利要求1所述的SoC，其中所述m个驱动器的每一个包括写I电路和写O电路，其中所述m个驱动器可操作以响应于控制信号将全I写入位单元的行中并响应于另一个控制信号将全O写入位单元的行中。
7.根据权利要求1所述的SoC，其中所述 m个驱动器的每一个包括传输门，其被配置为在读访问期间响应于控制信号将偏移电压传输至所述位单元的感测节点。
8.根据权利要求1所述的SoC，进一步包括: 具有η个输入的与门，每个所述输入耦合至所述m条位线的相应的一条，所述与门具有输出线；和 具有η个输入的或门，每个所述输入耦合至所述m条位线的相应的一条，所述或门具有输出线。
9.根据权利要求8所述的SoC，其中所述测试控制器可操作以响应于来自所述与门的所述输出线和来自所述或门的所述输出线将故障信号提供给外部测试者。
10.一种用于操作片上系统即SoC的方法，所述SoC包括配置为工作在较低电源电压上的一个或更多个核逻辑块和配置为工作在较高电源电压上的存储器阵列，其中所述存储器阵列的每个单元包括串联连接在第一板线和第二板线之间的两个铁电电容器，从而节点Q形成在所述两个铁电电容器之间，所述方法包括: 通过响应于所述较低电源电压，激活耦合至所选单元的位线的写驱动器，从而提供数据位电压，以将所述数据位电压传输至所选位单元的节点Q ;以及 通过激活耦合至所述所选位单元的节点Q的感测放大器，以使所述感测放大器感测所述节点Q上的所述数据位电压，并将所述数据位电压提高到所述较高电源电压作为响应，从而升高所述所选位单元的所述节点Q上的所述数据位电压。
11.根据权利要求10所述的方法，进一步包括在升高所述数据位电压之前禁用所述写驱动器。
12.根据权利要求10所述的方法，其中所述存储器阵列的每个单元进一步包括串联连接在所述第一板线和所述第二板线之间的另外两个铁电电容器，从而节点QB形成在所述另外两个铁电电容器之间，所述方法进一步包括: 通过响应于所述较低电源电压激活耦合至所述所选位单元的差分对位线的差分对写驱动器，从而提供差分数据位电压，以将所述差分数据位电压传输到所述所选位单元的节点Q和QB ;以及 通过激活耦合在所述所选位单元的所述节点Q和节点QB之间的感测放大器，以使所述感测放大器感测所述节点Q和节点QB上的所述差分数据位电压，并将所述节点Q或节点QB的任意一个上的所述数据位电压提高到所述较高电源电压作为响应，从而升高所述所选位单元的所述节点Q或节点QB的任意一个上的所述数据位电压。
13.根据权利要求12所述的方法，进一步包括在升高所述数据位电压之前禁用所述差分对写驱动器。
14.根据权利要求13所述的方法，进一步包括向非易失性位单元执行写操作，其中所述写操作包括: 通过保持所述第一板线和所述第二板线上的逻辑I电压电平第一时间段，以在所述第一时间段期间极化耦合至具有逻辑O电压电平的所述节点Q或节点QB的所述铁电电容器； 通过在第二时间段期间将O电压电平设置在所述第一板线和第二扮相上，以在所述第二时间段期间极化耦合至具有逻辑I电压电平的所述节点Q或节点QB的所述铁电电容器；以及 在完成所述写操作之后，在所述第一板线和所述第二板线上设置第一电压电平并将所述节点Q和节点QB钳位到近似等于所述第一电压电平的电压电平。
15.根据权利要求9所述的方法，其中所述SoC包括多个非易失性位单元，其可互换地耦合到多个易失性触发器的相应的一个，其中对于每个非易失性位单元，写入所述位单元的数据值是相应的易 失性存储器的状态值。
16.根据权利要求12所述的方法，进一步包括: 将状态值从所述易失性触发器的每个传输至所述非易失性位单元的相应的一个； 移除所述多个非易失性位单元和所述多个易失性触发器的电力；以及 恢复所述多个非易失性位单元和所述多个易失性触发器的电力；以及 通过将从每个非易失性位单元读取的所述状态值传输到相应的易失性触发器，恢复所述多个易失性触发器的每个的所述状态。
【文档编号】G11C16/06GK103971741SQ201410085138
【公开日】2014年8月6日 申请日期:2014年1月28日 优先权日:2013年1月30日
【发明者】S·C·巴特林, S·康纳 申请人:德克萨斯仪器股份有限公司