本发明涉及集成电路技术领域，尤其涉及一种数据边沿的跳变方法。
背景技术：
ddr(doubledatarate双倍速率同步动态随机存储器)在系统中一般作为内存，具有控制线、地址线和数据线，通过数据线进入ddr的信号是同时来自处理器芯片的，对电源供电能力要求高。
假设一个模型，在一个vcc＝1.5v的处理芯片系统中，对ddr有32根输出数据线，单根数据线的容性负载c＝15pf，输出驱动需要在上升时间tr＝0.8ns内将负载从0v驱动到1.5v。可以看出在处理芯片的输出同时从0v上升到1.5v时，单根数据线所需要的电流大小为：i＝c×(dv/dt)＝15pf×(1.5v/0.8ns)＝28ma；32根数据线同时从0v上升到1.5v时，翻转时的电流大小为i＝28ma×32＝0.896a。这样的电流量容易产生较高的能量信号辐射到空间，导致辐射发射超标或者余量不足。
技术实现要素：
针对上述问题，本发明提出了一种数据边沿的跳变方法，应用于一内存系统，所述内存系统包括一处理器以及由所述处理器驱动的内存；
所述处理器和所述内存之间连接有多组数据线，其中，所述跳变方法包括：
步骤s1，对所述处理器输出的数据进行编码，使得每组所述数据线中同一时间传输数据产生的总电流为零；
步骤s2，将编码后的数据通过所述数据线进行传输，并在数据达到内存之前进行解码；
步骤s3，将解码后的数据输入至所述内存中。
上述的跳变方法，其中，每组所述数据线中线的数量设置为8根。
上述的跳变方法，其中，所述数据线设置为4组。
上述的跳变方法，其中，所述步骤s1中，提供一编码器进行编码的操作。
上述的跳变方法，其中，将所述编码器集成于所述处理器内。
上述的跳变方法，其中，所述步骤s2中，提供一解码器进行解码的操作。
上述的跳变方法，其中，将所述解码器集成于所述内存中。
上述的跳变方法，其中，所述内存为双倍速率随机存储器。
有益效果：本发明提出的一种数据边沿的跳变方法，能够使得数据线中产生的电流总和接近0a(安培)，从而使得数据线中输送的信号几乎不产生电磁干扰，保证了信号辐射的余量足够大。
附图说明
图1为本发明一实施例中数据边沿的跳变方法的步骤流程图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
如图1所示，在一个较佳的实施例中，提出了一种数据边沿的跳变方法，可以应用于一内存系统，内存系统包括一处理器以及由处理器驱动的内存；
处理器和内存之间连接有多组数据线，其特征在于，跳变方法可以包括：
步骤s1，对处理器输出的数据进行编码，使得每组数据线中同一时间传输数据产生的总电流为零；
步骤s2，将编码后的数据通过数据线进行传输，并在数据达到内存之前进行解码；
步骤s3，将解码后的数据输入至内存中。
上述技术方案中，该内存为ddr内存；每组数据线中数据线的数量应为偶数；可以采用特定的算法使得同一组数据线中，向ddr中写入数据的数据线的数量与向ddr中读出数据的数据线的数量相同，从而保证两个方向上的电流相抵消，使得产生的电磁干扰降低至最小。
在一个较佳的实施例中，每组数据线中线的数量设置为8根，但这只是一种优选的情况，不应视为是对本发明的限制，其他数量的情况也应视为包含在本发明中。
在一个较佳的实施例中，数据线设置为4组，但这只是一种优选的情况，不应视为是对本发明的限制，其他数量的情况也应视为包含在本发明中。
在一个较佳的实施例中，步骤s1中，提供一编码器进行编码的操作。
上述实施例中，优选地，将编码器集成于处理器内。
在一个较佳的实施例中，步骤s2中，提供一解码器进行解码的操作。
上述实施例中，优选地，可以将解码器集成于内存中。
在一个较佳的实施例中，内存可以为双倍速率随机存储器。
综上所述，本发明提出的一种数据边沿的跳变方法，应用于一内存系统，内存系统包括一处理器以及由处理器驱动的内存；处理器和内存之间连接有多组数据线，跳变方法包括：步骤s1，对处理器输出的数据进行编码，使得每组数据线中同一时间传输数据产生的总电流为零；步骤s2，将编码后的数据通过数据线进行传输，并在数据达到内存之前进行解码；步骤s3，将解码后的数据输入至内存中；能够使得数据线中产生的电流总和接近0a(安培)，从而使得数据线中输送的信号几乎不产生电磁干扰，保证了信号辐射的余量足够大。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。