一种控制方法、半导体存储器和电子设备与流程

本公开涉及半导体存储器，尤其涉及一种控制方法、半导体存储器和电子设备。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，至少存在数据引脚和数据掩码引脚。其中，数据引脚具有数据写入和数据读出的双重功能，数据掩码引脚用于接收写数据的输入掩码信号，用于在写操作期间屏蔽不需要的输入数据，仅支持数据写入功能。在第5版内存标准(或称为ddr5)中，一些测试模式需要对数据掩码引脚或者数据引脚的阻抗进行测试。

技术实现思路

1、本公开提供了一种控制方法、半导体存储器和电子设备，明确了预设测试模式中对数据掩码引脚的阻抗控制策略，在预设测试模式下能够测试数据掩码引脚的阻抗，避免电路处理错误。

2、第一方面，本公开实施例提供了一种控制方法，应用于半导体存储器，半导体存储器包括数据掩码引脚、且数据掩码引脚用于接收写数据的输入掩码信号，方法包括：

3、在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；

4、其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。

5、第二方面，本公开实施例提供了一种半导体存储器，半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且第一驱动电路分别与第一模式寄存器、第三模式寄存器和数据掩码引脚连接；其中，

6、数据掩码引脚，配置为接收写数据的输入掩码信号；

7、第一驱动电路，配置为在半导体存储器处于预设测试模式时，若第一模式寄存器中的第四操作码处于第一状态，则根据第三模式寄存器中的第三操作码，控制数据掩码引脚的阻抗为第一值；或者，若第一模式寄存器中的第四操作码处于第二状态，则控制数据掩码引脚的阻抗为第二值；

8、其中，第四操作码用于指示是否使能数据掩码引脚，第三操作码用于指示数据掩码引脚是否为预设测试模式中的测试对象。

9、第三方面，本公开实施例提供了一种电子设备，该电子设备包括如第二方面的半导体存储器。

10、本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了ddr5中用于控制数据掩码引脚使能与否的控制信号和podtm中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

技术特征：

1.一种控制方法，其特征在于，应用于半导体存储器，所述半导体存储器包括数据掩码引脚、且所述数据掩码引脚用于接收写数据的输入掩码信号，所述方法包括：

2.根据权利要求1所述的控制方法，其特征在于，所述第一值包括第一阻抗参数和第二阻抗参数，所述第一状态指示使能所述数据掩码引脚；所述根据第三模式寄存器中的第三操作码，控制所述数据掩码引脚的阻抗为第一值，包括：

3.根据权利要求2所述的控制方法，其特征在于，所述第二值包括高阻抗状态，所述第二状态指示不使能所述数据掩码引脚；所述控制所述数据掩码引脚的阻抗为第二值，包括：

4.根据权利要求3所述的控制方法，其特征在于，所述方法还包括：

5.根据权利要求4所述的控制方法，其特征在于，所述方法还包括：

6.根据权利要求4或5所述的控制方法，其特征在于，所述预设测试模式是指podtm模式，所述podtm模式用于在封装后测试所述数据掩码引脚或者至少一个所述数据引脚的阻抗；

7.一种半导体存储器，其特征在于，所述半导体存储器包括数据掩码引脚、第一模式寄存器、第三模式寄存器和第一驱动电路，且所述第一驱动电路分别与所述第一模式寄存器、所述第三模式寄存器和所述数据掩码引脚连接；其中，

8.根据权利要求7所述的半导体存储器，其特征在于，所述半导体存储器还包括第二模式寄存器，且所述第二模式寄存器与所述第一驱动电路连接；所述第一值包括第一阻抗参数和第二阻抗参数，所述第二值是指高阻抗状态；

9.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器还包括第一译码模块和第二译码模块；其中，

10.根据权利要求9所述的半导体存储器，其特征在于，所述半导体存储器，还配置为确定第一非测试态控制信号、第二阻抗控制信号和第一校准信号；其中，所述第一校准信号用于校准上拉阻值；所述第一驱动电路包括：

11.根据权利要求10所述的半导体存储器，其特征在于，所述第一信号处理模块包括：

12.根据权利要求11所述的半导体存储器，其特征在于，所述第一译码信号、所述第二译码信号、所述第一预选信号、所述第一固定电平信号、所述第一测试态控制信号、所述第一非测试态控制信号和所述第一阻抗控制信号均包括(m+1)位子信号，所述第一选择模块包括(m+1)个第一数据选择器，所述第二选择模块包括(m+1)个第二数据选择器，所述第三选择模块包括(m+1)个第三数据选择器；其中，

13.根据权利要求12所述的半导体存储器，其特征在于，所述第二阻抗控制信号包括(m+1)位子信号，所述第一校准信号包括n位子信号，所述第一目标信号包括a组子信号，且每组子信号包括n位子信号；所述第一驱动模块包括a个第一阻抗单元，且每个所述第一阻抗单元接收所述第一目标信号中的一组子信号；

14.根据权利要求13所述的半导体存储器，其特征在于，每个所述第一阻抗单元均包括n个第一开关管、n个第二开关管和2n个第一电阻；

15.根据权利要求14所述的半导体存储器，其特征在于，

16.一种电子设备，其特征在于，所述电子设备包括如权利要求7-15任一项所述的半导体存储器。

技术总结
本公开实施例提供了一种控制方法、半导体存储器和电子设备，针对于预设测试模式提供了数据掩码引脚的阻抗控制策略，不仅能够定义数据掩码引脚在预设测试模式中的阻抗，而且明确了DDR5中用于控制数据掩码引脚使能与否的控制信号和PODTM中用于控制数据掩码引脚是否为测试对象的控制信号的关系，在预设测试模式下能够测试数据掩码引脚的阻抗，避免出现电路处理错误。

技术研发人员：严允柱,王琳,张志强,龚园媛
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/15